超前进位原理研究和逻辑设计改进

利用直观的图形方法研究了不同于传统超前进位函数的其它传递函数,这些新的传递函数同样能实现超前进位.在此基础上,对现行的超前进位发生器、超前进位加法器的逻辑电路提出改进意见.     

基于流水线结构的超前进位加法器设计

算术逻辑单元,是计算机以及大多数教字硬件系统的核心部分.而一个运算电路的效率极大程度上取决于加法器的工作速度,限制性能的因素是进位在加法器级间传播.     

基于进位存储加法器的数字滤波器的设计

讨论了进位存储加法器的基本原理,并采用进位存储加法器作为FIR滤波器在FPGA硬件上进行的设计方案。以一个16阶的低通滤波器为例进行了实验仿真和调试。并验证以进位存储加法器实现的滤波器的性能优于用其他传统加法器方法来实现的滤波器。     

基于SET的并行加法器电路设计

加法器是运算器的重要组成部分,其运算速度、功耗等将直接影响系统的整体性能,单电子晶体管SET具有功耗低、延迟小等优点。在介绍分层CLA加法设计的基础上,从结构和底层电路两个方面着手对于SET的CLA加法器进行了优化设计,对电路进行PSpice仿真。结果表明,优化后的电路,晶体管数更少、功耗更低、延迟更小。     

线性与或门在高速进位级联电路中的应用

本文介绍了线性与或门具有的超高速及可多级级联等二个工作特点，并考察了它在多级进位级联电路中的应用．     

解放思想 开拓夼进——山东省聊城市老科协深入开展“争先进位年”活动

为深入贯彻落实市十二次党代会精神和市委、市政府关于在全市开展“争先进位年”活动的总体部署,动员广大老科技工作者解放思想、自我加压、开拓奋进,根据省老科协《关于开展“四级联动创先争优”活动的意见》和《聊城市科协关于开展“争先进位年”活动的意见》,聊城市老科协决定在全市老科协系统深入开展“争先进位年”活动,并制定了如下实施意见：     

SHA1的FPGA高速实现

信息安全领域中,单向散列函数SHA-1是常用的认证算法之一。本设计的目的是要用FPGA高速实现SHA-1。设计主要分为控制模块和运算模块。控制模块部分采用计数器集中控制方式,占用资源少,时效性好。运算模块的部分延时最大的是5×32连加器部分,它设计的好坏直接影响到整个芯片的速度。对此,本设计采用了进位保存加法器(CSA),大大提高了芯片速度。本设计是在Quatus_4.2运行环境下采用VHDL语言编程实现。     

数字PID控制器的硬件优化设计

研究了PID控制器的数字电路实现方法. 通过对数字PID算法进行流水线设计,提高了算法运行效率;通过对加法器和乘法器采用有符号二进制小数操作,减小了电路面积. 该算法在Actel AFS600芯片上实现,仿真结果表明了该方案的可行性和有效性.     

浅析基于verilog的加法器设计

在一个计算机系统中,CPU是最核心的控制部件。而在CPU中,ALU是核心的运算部件。计算器所有功能的实现,都要依赖ALU对数据进行处理。目前,使用verilog语言来实现一个CPU内核或复杂算法,已成为一种趋势。但无论哪种复杂运算,都可以分解成最基本的加、减、乘、除运算。而乘法、除法和减法运算,最终又都可以分解成加法运算。所以,研究不同加法器的实现方法,分析其优势劣势,并针对性的提出改进设计的方法,对提高整个系统或算法的性能有着重大的意义。本文讨论了三种加法器的设计,对每种加法器的优缺点进行了分析,并提出了改进的方法。     

策应鄱阳湖生态经济区建设推动吉安进位赶超绿色崛起

建设鄱阳湖生态经济区是国家从战略全局和长远发展出发作出的一项重大决策.如何主动策应鄱阳湖生态经济区建设,推动吉安进位赶超、跨越发展,是摆在我们各级政府和科技部门面前一项亟待解决的问题.为此,一是要提高认识,统一思想,切实增强策应规划的使命感和责任感;二是要结合实际,突出重点,全面对接鄱阳湖生态经济区规划;三是要加强领导,落实措施,确保吉安进位赶超、绿色崛起取得明显成效.     

MAX+PLUSII在数字电路中的应用

MAX PLUS II是美国Altera公司提供的一种EDA软件,具有操作简单、易学易用、分析功能强大的特点.本文分别介绍了MAX plus II软件在采用清零法.置数法及串行进位方式设计计数器时的应用,并给出了相应的仿真波形,便于学生理解和掌握.     

MAX＋PLUSⅡ在数字电路中的应用

MAX＋PLUSⅡ是美国Altera公司提供的一种EDA软件，具有操作简单、易学易用、分析功能强大的特点。本文分别介绍了MAX＋plus Ⅱ软件在采用清零法、置数法及串行进位方式设计计数器时的应用，并给出了相应的仿真波形，便于学生理解和掌握。     

基于多数决定逻辑的一位全加器设计

一位全加器是组成二进制加法器的基本组成单元,在对现有全加器电路研究分析的基础上,提出了基于多数决定逻辑的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成,用PSpice进行了晶体管级模拟。结果显示,这种新的全加器能正确完成加法器的逻辑功能。     

基于加法器的乘法器设计

在现代数字信号处理中,越来越多的应用到乘法,而乘法器电路结构是比较复杂的电路,在本文中,我们将探讨一个以加法器为基础的,按照算术乘法运算算法设计的简单的、易移值的、并时其进行规模优化的乘法器.     

基于FPGA数字PID控制器的实现

利用FPGA开发技术实现智能控制器算法的芯片化,降低计算机故障对控制系统的影响,提高PID控制器的可靠性。本文根据FPGA设计结构类型和特点,提出一种基于FPGA改进型并行机构的PID控制器设计方法。在PID算法与FPGA的运算器逻辑映像过程中,采用补码加法器代替减法器设计,增加整数运算结果的位扩展处理,完成了包括算法顶层模块的积分分离处理,底层浮点加法、浮点乘法、浮点数与整数的转换等多个底层模块的实现。设计通过硬件在回路仿真对所设计的PID控制器进行验证,仿真与测试结果表明算法的有效性与正确性。     

流水线技术在FPGA设计中的应用研究

在利用FPGA进行数字系统设计的过程中,运算速度是设计首要满足的条件,采用流水线技术是提高系统速度的一种重要方法。本文基于流水线的方法用Verilog硬件描述语言编写了9位加法器,在MAX PLUSⅡ中仿真了程序的正确性,综合适配到FPGA器件中,并与普通9位加法器的工作特性进行了分析,证明了采用流水线技术可以明显的提高系统的工作速度。     

几种不同架构的加法器的设计与比较

加法器是数字IC设计中的一个基础,其性能的好坏有时会直接影响到整个IC的性能,本文分别介绍了CRA(Carry ripple adder)、CLA(Carrylook abeadadder)、CSA(Carry selectadder)和BKA(Brent-KungAdder)等几种常用架构的加法器.并用Verilog HDL语言对其进行了设计,利用常用的EDA工具,如:Modelsim、Vefilog_XL、NCverilog对其做了仿真对比.分析了它们各自的面积、运算速度、功耗等性能特点.     

“蚂蚁做操(两、三位数乘一位数)”教学设计

教学内容:北师大版《义务教育教科书·数学》三年级上册第52-53页。教学目标:1.在解决问题的过程中探索并掌据两、三位数乘一位数(不进位)的计算方法,能正确进行计算。2.借助点子图这一直观模型理解乘法竖式每一步的含义,理解算理,体会算法多样化。     

进位计数制研究

文章主要研究不同进制数之间的转换及转换器的实现,介绍了转换器中用于表示多种进制数的数码集合,叙述了不同进制数之间的转换算法,指出了转换器的软件特性,举例说明了多种进制数相互转换的实用意义。     

基于窗函数法的FIR数字滤波器仿真与实现

FIR数字滤波器可以实现对数字信号的处理与运算,并且改变输入数字信号的频谱,其主要组成部分包括加法器、数字乘法器以及延时单元。本文首先分析了相关窗函数,参考得出FIR数字滤波器技术指标,最后利用窗函数法,完成了FIR数字滤波器在MATLAB中的仿真。