基于FPGA的实时SAR成像系统的设计与实现

根据合成孔径雷达（SAR）成像基本原理,结合当前基于现场可编程门阵列（FPGA）实现数字信号处理的能力,本文对SAR成像系统的FPGA实现方法做了深入探究.该系统设计将SAR成像算法映射到FPGA中进行实现,结合重新时序分布、展开与合并等算法实现技术,同时注重流水线、并行处理等基本设计技巧,极大地提高了SAR成像系统的运算精度和运算速度.通过仿真验证,设计的系统具有实时高性能的特点,可以很好地满足空载实时SAR成像要求.     

基于FPGA的ⅡR低通数字滤波器的实现

提出了一种采用现场可编程门阵列器件FPGA实现定点ⅡR低通数字滤波器的方案,该方案采用只读存储器ROM查找表的位串行分布式算法,极大地减少硬件电路的规模,提高了电路的执行速度.以一个四阶ⅡR低通数字滤波器电路的实现为例,说明了设计过程,对所设计的电路进行了验证.结果表明,电路工作正确可靠,满足了设计要求.     

基于FPGA的多相FIR数字滤波器的设计

有限冲击响应滤波器（FIR）被大量用于各种数字通信系统中，实现各种功能．用现场可编程门阵列（FPCA）实现各种功能的FIR滤波器，得到普遍应用．采用FIR直接型滤波器结构，每计算一个数据都要做大量的乘法和加法，计算量非常大，给工程实践的实现带来了很大困难．本文利用FPGA实现多相结构的FIR滤波器，可以大幅度的节约资源，减少运算量．     

基于VCN模糊数值算法的FPGA技术

领域或现场的可编程门阵列是一种新型可编程逻辑器件,它具有大容量、小时延、易改进和灵活性等特点,基于神经模糊系统原理,本文提出了一种基于VCN模糊数值算法的FPGA技术方案。该算法采用了一种VCR运算路径可重复使用技术、中间结果可变形处理及存放于RAM中实现的方法。经深入研究和试验分析,该算法是切实可行的。     

基于"在系统可编程模拟"器件的滤波器的实现

该文介绍了应用3个运算放大器实现双二阶型函数的电路,从而设计有源滤波器;即应用"在系统可编程模拟"器件(ispPAC10)基本单元电路的功能构成双二阶滤波器,在PAC-Designer软件的开发平台下,实现有源滤波器的设计、仿真、下载.     

基于FPGA的IIR低通数字滤波器的实现

提出了一种采用现场可编程门阵列器件FPGA实现定点IIR低通数字滤波器的方案,该方案采用只读存储器ROM查找表的位串行分布式算法,极大地减少硬件电路的规模,提高了电路的执行速度。以一个四阶IIR低通数字滤波器电路的实现为例,说明了设计过程,对所设计的电路进行了验证。结果表明,电路工作正确可靠,满足了设计要求。     

自适应低通滤波器的设计与实现

基于传统滤波器的特点,以现场可编程门阵列(FPGA)和单片机为控制核心,设计了一种新型自适应低通滤波器,实现了信号的程控放大和程控滤波功能。其中程控放大模块由仪表放大器AD620和可变增益放大器VCA810组成,最大增益60 dB,线性可调,程控滤波模块由MAX297低通滤波器和FPGA组成,利用FPGA完成信号中心频率的测量和滤波器截止频率控制信号的产生,利用MAX297实现信号的低通滤波。结果表明,对于频率变化0.1 Hz~50 kHz的输入信号,增益误差小于2%,截止频率控制信号频率误差小于1%,截止频率误差小于1.5%。     

WinoNet:基于LUT的可配置Winograd多精度卷积网络加速器（英文）

为了解决卷积层计算复杂度要求高和硬件网络推理的硬件资源有限造成的硬件部署问题,在基于查找表(LUT)的现场可编程门阵列(FPGA)上搭建了使用整数乘法器和加法树的卷积架构.借助Winograd算法实现卷积乘法优化,降低了计算复杂度.进一步优化基于LUT的算子,以构建处理单元(PE).优化存储流以提高内存访问效率并解决带宽限制,降低数据翻转率以减少功耗.试验结果表明,使用Winograd算法构建基本处理单元可以显著减少乘法器数量并实现硬件部署加速,而处理单元的时分复用提高了资源利用率.与传统卷积方法相比,架构对计算资源实现了2.25倍优化,并将峰值吞吐量提升了19.3倍.由此说明,基于LUT的可配置Winograd网络加速器可以有效解决硬件资源有限造成的部署问题.     

基于FPGA的简单CPU设计

FPGA是现场可编程门阵列(Field Programmable Gate Array)的简称。本文以简单实用的16位CPU的设计为例，介绍了Altera公司的ACEX 1K嵌入式现场可编程门阵列器件的自顶向下设计方法．给出了ACEX 1K嵌入式可编程器件在Max plus Ⅱ环境下对16位CPU的仿真实现。     

基于FPGA的FIR滤波器FFT算法与DA算法实现

对FPGA中实现FIR滤波器乘法运算进行了研究，阐述了将乘法化为FFT算法和DA算法原理，并采用这2种算法设计出了FIR滤波器．通过Altera公司的EPF10k30器件的验证，证明了这2种方法是可行和高效的，其实现的滤波器的性能优于用DSP和传统方法实现的FIR滤波器．     

用FPFA实现PLC的系统结构和算法研究

讨论了使用现场可编程门阵列(FPGA)实现的可编程序控制器(programmable logic controller,PLC)的体系结构,研究了设计PLC常用的梯形图语言、设计FPGA常用的VHDL语言的自动转化算法。     

卷积在连续时间系统中的应用及其Matlab实现

主要介绍了连续时间系统中卷积的运算、卷积在变换域中的解法,以及卷积到卷积和的解法,最后介绍了用MATLAB实现连续时间系统中卷积运算的方法.     

基于DDS和FPGA的多制式数字调制源的设计

介绍了DDS芯片AD9852和FPGA（现场可编程门阵列）相结合的全数字方法,直接在70MHz中频上实现多制式信号调制。通过FPGA编程实现对DDS所产生的多种不同调制信号的控制,从而实现远距传输信息的目的。     

基于FPGA的SDH设备时钟芯片技术

介绍一种采用FPGA（现场可编程门阵列电路）实现SDH（同步数字体系）设备时钟芯片设计技术,硬件主要由1个FPGA和1个高精度温补时钟组成.通过该技术,可以在FPGA中实现需要专用芯片才能实现的时钟芯片各种功能,而且输入时钟数量对比专用芯片更加灵活,实现该功能的成本降低三分之一.该技术实现的时钟输出完全符合ITU-TG.813标准,可广泛应用于各种SDH设备中.     

一种基于FPGA的RS编码器的设计

介绍了用现场可编程门阵列(FPGA)实现DVB系统中的RS编码器的原理和工作过程，并给出了实现电路及其仿真的输出波形．     

智能控制在动态可重构虚拟仪器构件阵列上的应用

近年来,随着微电子技术和计算机技术的发展,尤其是大规模现场可编程FPGA的出现,电路重构成为研究热点。基于FPGA的重构系统具有自适应、自主修复等特性,文章介绍了智能控制在FPGA上实现可重构虚拟仪器的应用,讨论了动态可重构的实现方法及两种技术。通过这种方法可以提高虚拟仪器的测量速度和测量精度。     

基于FPGA的32阶FIR滤波器设计

研究了一种采用FPGA实现32阶FIR数字滤波器硬件电路方案;讨论了窗函数的选择、滤波器的结构以及系数量化问题;阐述了FIR滤波器的FPGA实现,各模块的设计以及如何优化硬件资源,提高运行速度等问题.实验结果表明了该方法的有效性.     

基于分布式算法的串/并混合构架FIR滤波器设计

研究基于分布式算法的并行度为2的串/并混合构架FIR数字滤波器设计,提出了一种新的FPGA实现结构。该结构引入一个新的移位累加模块,用于实现2查询表输出的累加运算,采用移位寄存器构建相关控制电路。设计输入精度为8位的FIR滤波器,通过Quartus II 7.1及Modelsim 6.0SE的综合与仿真,以及在EPF10K70RC240-4FPGA目标器件上的实现。结果表明:该结构有效缩减关键路径且简化模块化设计流程,性能获得显著提升。     

基于FPGA的数字滤波器设计与仿真

信息技术的快速发展带动了信号处理技术水平的大幅提升。利用可编程逻辑器件和EDA技术实现数字滤波器是现代嵌入式系统普遍使用的技术。探讨一种基于FPGA的FIR数字滤波器设计,首先掌握有限冲击响应FIR数字滤波器的基本原理,同时结合FIR数字滤波器的特点和目标滤波特性进行设计和计算。利用Matlab软件以及窗函数法设计滤波器并设置滤波参数,从而对各部分信号处理模块进行详细设计,使用Actel公司的综合性开发软件Libero v9.0完成FIR数字滤波器的设计、编译和仿真。     

高阶调制信号发生器可变参数基带模块设计

基于FPGA可编程逻辑及NiosⅡ软核实现了高阶调制信号发生器设计,研究了奈奎斯特脉冲成型原理,分析了脉冲成型插值倍数、双边码元截断数、余弦滚降系数的选值,重点设计了基带处理模块部分的数字FIR脉冲成型滤波器,滤波器使用多相时变参数插值滤波结构,并针对AD9957串行IQ两路传输进一步优化了成型滤波FPGA逻辑结构,该方案大大节约了算法资源和逻辑单元.基带信号通过集成DDS+DAC的AD9957上变频模块实现载波调制,最后给出了Modelsim及Signal TapⅡ仿真图,并在示波器上显示了基带及调制信号的实验结果。