基于FPGA红外遥控乐曲播放器设计

本文介绍了乐曲播放的基本原理及基于FPGA芯片乐曲播放器系统的组成,分析了红外遥控器的工作原理及红外遥控接收解码器、按键消抖的有限状态机设计方法,系统以FPGA内部嵌入式存储块作为乐曲存储器,能够动态显示乐曲的音符,通过SignalTap II逻辑分析仪进行在线仿真和硬件测试,系统控制稳定,音质效果好,外围电路简单.     

有限状态机的VHDL设计方法研究

有限状态机及其设计技术是实用数字系统设计中的重要组成部分,是实现高效率、高可靠性逻辑控制的重要途径。VHDL是一种面向设计、多层次的标准化硬件描述语言,VHDL为设计者提供了一种全新的数字系统的设计途径。通过对基于VHDL的有限状态机设计方法进行研究分析,以及利用综合器Synplify Pro对VHDL的源设计程序进行硬件综合设计,可以生成RTL图和门级结构Technology图。结合内存控制器的VHDL设计实例,总结了有限状态机VHDL设计的一般过程。     

基于FPGA的数字基带通信方案

该文设计方案采用FPGA(Field programmable gate array,即现场可编程门陈列)来实现数字通信中的时分复用和解复用功能,以三路固定时分复用器的设计为例,介绍了一个基于美国ALTERA公司的EPF10K10LC84 FPGA芯片开发的数字基带通信方案。该方案设计通过时分复用实现多路数据的传输,并采用EDA技术及自顶而下的设计思路。将时分复用主要硬件功能通过编程方式制作在两片FPGA芯片上,以MAX plus II软件为平台,以VHDL语言为工具,并且通过PCM编码电路、译码电路、显示电路等模块进行验证。该方案具有结构简单、成本低、性能稳定、抗干扰能力强的特点。     

基于FPGA的数字基带通信方案

该文设计方案采用FPGA(Field programmable gate array,即现场可编程门陈列)来实现数字通信中的时分复用和解复用功能,以三路固定时分复用器的设计为例,介绍了一个基于美国ALTERA公司的EPF10K10LC84 FPGA芯片开发的数字基带通信方案.该方案设计通过时分复用实现多路数据的传输,并采用EDA技术及自项而下的设计思路.将时分复用主要硬件功能通过编程方式制作在两片FPGA芯片上,以MAX plus Ⅱ软件为平台,以VHDL语言为工具,并且通过PCM编码电路、译码电路、显示电路等模块进行验证.该方案具有结构简单、成本低、性能稳定、抗干扰能力强的特点.     

有限状态机的二元优化状态编码算法

对于有制约条件下的复杂状态机的编码优化问题,一直是EDA技术的难点,本文根据信息度量理论的二元优化算法,以某状态机为实例,详细介绍了有限状态机的二元优化状态编码算法实现的步骤和细节,并对该算法的自动化实现的空间爆炸问题作了相关讨论和建议。     

基于有限状态机的工作流引擎研究与设计

简述了有限状态机的基本概念和传统理论,提出了利用有限状态机进行工作流引擎设计的基本思想,并结合实际应用给出了一种实现方法。     

基于有限状态机的智能抄表集中器设计与实现

智能抄表集中器作为国家智能电网用电信息采集系统中电能表和数据中心的一个桥梁,是整个用电信息采集系统数据采集与传输的核心。设计了一种基于有限状态机的智能抄表集中器,该集中器硬件设计上采用ARM Cortex-M3内核的微控制器作为核心控制器、以GPRS为远程通信介质、以37 kHz调制红外和RS485为本地通信接口,软件设计上采用了有限状态机模型,即将各个任务以有限状态机的形式进行重新定义,进一步提高了各个任务的实时性,并设计为应用层、抽象层和驱动层三层结构的系统架构,更加有利于系统硬件平台的移植。该系统具有实时性好、稳定性高、移植方便等优点。     

基于有限状态机的多周期CPU实验设计

设计了一个基于FPGA的多周期CPU实验,并将有限状态机应用于模型计算机的设计与实现。模型计算机基于MIPS处理器,含8条典型指令。给出了多周期CPU的数据通路与指令流程图,并按照有限状态机的设计方法,完成了状态转移图的设计和HDL的程序描述。实验不仅使学生掌握有限状态机这一重要的数字系统设计工具,同时也有助于学生加深理解"计算机就是一个有限状态机"的概念。在课程实践应用中教学效果良好。     

低成本嵌入式系统中复杂界面设计

探讨了在资源有限低成本的嵌入式系统中复杂界面的设计.本文从介绍ARM芯片和有限状态机的概念入手,引出运用有限状态机和模块化思想,来实现基于ARM7的嵌入式系统中对于多界面或复杂界面的管理,切换.重点结合了一些实现代码和流程图来使读者进一步了解该系统较传统系统的优势,希望为嵌入式开发人员提供一些思考.     

基于状态机算法的控制器设计

结合状态机算法的基本原理设计出一个简单的饮料控制器,采用硬件描述语言VHDL得到控制器综合后对应的状态转换图描述、RTL级描述及底层门级结构,并对设计结果进行了模拟仿真验证。     

Highly parallel implementation of sub-pixel interpolation for AVS HDTV decoder

In this paper, we propose an effective VLS1 architecture of sub-pixel interpolation for motion compensation in the AVS HDTV decoder. To utilize the similar arithmetical operations of 15 luma sub-pixel positions, three types of interpolation filters are proposed. A simplified multiplier is presented due to the limited range of input in the chroma interpolation process. To improve the processing throughput, a parallel and pipelined computing architecture is adopted. The simulation results show that the proposed hardware implementation can satisfy the real-time constraint for the AVS HDTV （1 920× 1 088） 30 fps decoder by operating at 108 MHz with 38.18k logic gates. Meanwhile, it costs only 216 cycles to accomplish one macroblock, which means the B frame sub-pixel interpolation can be realized by using only one set of the proposed architecture under real-time constraints.     

Efficient VLSI architecture of CAVLC decoder with power optimized

This paper presents an efficient VLSI architecture of the contest-based adaptive variable length code (CAVLC) decoder with power optimized for the H.264/advanced video coding (AVC) standard. In the proposed design, according to the regularity of the codewords, the first one detector is used to solve the low efficiency and high power dissipation problem within the traditional method of table-searching. Considering the relevance of the data used in the process of runbefore’s decoding, arithmetic operation is combined with finite state machine (FSM), which achieves higher decoding efficiency. According to the CAVLC decoding flow, clock gating is employed in the module level and the register level respectively, which reduces 43% of the overall dynamic power dissipation. The proposed design can decode every syntax element in one clock cycle. When the proposed design is synthesized at the clock constraint of 100 MHz, the synthesis result shows that the design costs 11 300 gates under a 0.25 μm CMOS technology, which meets the demand of real time decoding in the H.264/AVC standard.     

基于SOC架构的嵌入式网络视频服务器的设计与实现

文章提出一种基于SOC架构的嵌入式网络视频服务器的设计思路,从硬件结构、软件框架等方面介绍了系统的实现方法．采用智源公司的GM8120作为系统主控芯片,该芯片的最大优点在于除功能强大的FA526 RISC32住CPU外,整合了MPEG4编解码器,无需设计音视频压缩编码模块,简化了系统组成．软件平台采用可移植、裁减和实时多任务特性的Linux操作系统,用于处理复杂的网络传输协议,具有良好的稳定性和可靠性．     

基站非智能分体空调远程监控系统的硬件设计

课题研究了基站非智能分体空调远程监控系统的硬件设计,利用＂虚拟机＂来实现远程监控系统的硬件设计,采用逐次逼近的试验方法得出了最佳控制方案,突破了硬件技术上的瓶颈,重点研究了系统的通信、供电的方案硬件主要模块的设计方法和思路.     

基于CPLD的4位数字频率计的设计与实现

随着电子设计自动化技术的不断提高,利用CPLD器件来实现各种数字系统,已经成为一种需要。为了提高数字频率计的精度与可靠性,提出采用Altera公司的EPM240T可编程逻辑器件对4位数字频率计进行设计。该数字频率计包括基准时钟模块、计数控制模块及显示输出模块三大部分。在设计过程中实现了硬件的系统与软件的功能,利用modelsim软件对频率计的功能进行仿真,结果准确;同时也对实际的外部信号进行了硬件系统测试,通过LED数码管读取到了准确的频率数据。     

High-performance hardware architecture of elliptic curve cryptography processor over GF(2163)

We propose a novel high-performance hardware architecture of processor for elliptic curve scalar multiplication based on the Lopez-Dahab algorithm over GF(2163) in polynomial basis representation. The processor can do all the operations using an efficient modular arithmetic logic unit, which includes an addition unit, a square and a carefully designed multiplication unit. In the proposed architecture, multiplication, addition, and square can be performed in parallel by the decomposition of computation. The point addition and point doubling iteration operations can be performed in six multiplications by optimization and solution of data dependency. The implementation results based on Xilinx Virtexll XC2V6000 FPGA show that the proposed design can do random elliptic curve scalar multiplication GF(2163) in 34.11 μs, occupying 2821 registers and 13 376 LUTs.     

基于分布式算法的串/并混合构架FIR滤波器设计

研究基于分布式算法的并行度为2的串/并混合构架FIR数字滤波器设计,提出了一种新的FPGA实现结构。该结构引入一个新的移位累加模块,用于实现2查询表输出的累加运算,采用移位寄存器构建相关控制电路。设计输入精度为8位的FIR滤波器,通过Quartus II 7.1及Modelsim 6.0SE的综合与仿真,以及在EPF10K70RC240-4FPGA目标器件上的实现。结果表明:该结构有效缩减关键路径且简化模块化设计流程,性能获得显著提升。     

工业电阻炉温度智能控制系统的设计

集散式热处理电阻炉温度控制系统利用一台计算机控制多台热处理炉,达到集散型的炉温控制效果.控制系统的核心设计包括了系统的整体设计思想、下位机硬、软件实现以及上位机软件模块的设置.实验表明,系统可以达到良好的控制效果,具有一定的实用价值.     

基于CSCW的实时答疑系统设计

研究了计算机支持的协同工作在实时答疑系统中的应用,提出了实时答疑系统的模型设计方案．在实现方案中,提出了系统的总体模块设计架构与总体流程图的设计,并对实时协同中涉及的信息共享与并发控制两个关键模块详述其解决方案．最后,设计了电子白板进行实验,对测试数据进行了分析．     

开放式通信教学实验系统设计

针对当前高校通信工程专业嵌入式课程实验教学硬件存在的问题,提出了一种开放式通信教学实验系统.该系统基于软件无线电的硬件体系结构,主要由基带模块和中频模块组成.基带模块采用DSP+ FPGA硬件方案,充分利用两种处理器的优势,灵活地实现通信方面的数字算法.中频模块采用数字化处理,有效地实现基带信号到中频模拟信号的转变.在此基础上,显示终端采用Matlab软件的图形化编程工具编写应用程序,用户可通过显示终端控制实验系统的操作,根据预设实验项目进行配置,实现相应的无线通信系统.整个实验系统具有通用性、开放性和层次性的特点,可满足通信专业嵌入式技术实验教学的要求.