Logisim在计算机专业硬件基础课程综合性实验中的应用探索

将Logisim引入计算机硬件基础课程开放实验项目的综合性实验项目中,并给出"利用Logisim设计实现原码一位乘法器"实验项目的设计仿真过程,仿真结果证明,将Logisim引入综合性实验项目中具有可行性。     

基于VHDL的乘法器的设计与对比

在数字系统中,乘法器是进行数字信号运算的核心运算单元,同时也是微处理器中进行数据处理的关键部分。以8位乘法器为例,根据简单并行乘法器、加法器树乘法器和移位相加乘法器的基本原理,利用VHDL分别进行描述和实现。对三种乘法器分别通过QuartusⅡ软件平台进行仿真,再做进一步比较和讨论。结果表明,三种乘法器在运行速度和资源占用上各有利弊,实践中可根据设计要求和硬件条件选择使用。     

手工模拟计算机进行原码一位乘法的实现方案

通过对计算机设计特点和人类手工解题过程进行分析,可得到手工模拟计算机来进行原码一位乘法的实现方案。进行手工模拟计算机实现原码一位乘法,可加深学生对计算机实现原码一位乘法的理解。     

基于VHDL的数码显示驱动器的设计

介绍了用VHDL语言设计七段显示译码器的原理和方法,给出了VHDL原码驱动程序和正确仿真结果的时序图.这种设计方法的优点就是使用综合工具对电路整体结构先进行组合优化、编译,删繁取真,再利用仿真工具对其进行波形仿真,检验电路的正确性和可靠性.通过这样的设计方式,设计人员无需多长时间,就能设计出性能稳定、运行可靠、满足实际需求的优质电路.     

并行乘法器的设计

介绍了一种可以完成并行二进制数乘法的乘法器,采用树型组合方式,对其结构进行了优化,根据补码的特点改进并行乘法器算法,在得到部分积的基础上,采用平衡的4-2压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。该乘法器可以作为嵌入式CPU内核的乘法单元,整个设计采用VHDL硬件语言进行功能描述．用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模也较大。     

一般化全加器在阵列乘法器设计中的典型应用

直接补码阵列乘法器是计算机提高定点乘法运算速度的重要部件,它的设计是一般化全加器的典型应用。从补码和真值的转换关系开始,深入分析了四类全加器的工作原理,提出了直接补码阵列乘法器的设计方案。     

ARM单片机的硬件乘法器在软件滤波中的应用

在AD转换中利用32位ARM单片机的硬件乘法器实现低通滤波;此种滤波方法包括算法确定、定点表示方式以及如何利用乘法器实现;利用MATLAB对滤波系统进行仿真及对结果的分析表明：采用此种滤波算法优点是更大限度地降低系统开销,提高程序效率。     

“硬件描述语言”课程比较式教学初探

介绍了对"硬件描述语言"课程采用比较式教学的实施过程,并以一个"32×32位定点乘法器设计"为例,详细阐述了课前准备、理论教学、实验教学和课后总结等环节的具体措施。实践表明,比较式教学更有利于学生学会主动思考,掌握不同方法的优缺点与适用场合,显著提升了教学效果。     

一种自动生成Wallace树形乘法器Verilog源代码方法

乘法器是计算机系统中央处理单元、数字信号处理器、浮点运算器等数字系统的基本部件,Wallace树型乘法器是一种广泛采用的高速乘法器设计方案。在使用Verlog语言设计乘法器的过程中,由于Wallace树型乘法器的中间项目多,在源代码的输入过程中容易产生输入错误。随着乘法器的输入位数增加,Verilog源代码的数量会急剧增加,因此采用手工输入Verilog源代码的方法效率不高。在一些具体的设计项目中,需要实现操作数数据位数不同的Wallace树型乘法器。针对Wallace树型乘法器的Verilog源代码设计提出改进,设计了一个自动生成Verilog代码的应用程序,可自动生成8×8、24×24、24×26、24×28、26×24和26×26位Wallace树型乘法器,采用仿真软件对生成的Verilog代码进行了测试,解决了人工输入Verilog代码时容易出错的问题,提高了设计效率。     

二维网格型粗粒度可重构系统乘法器和全加器设计与验证

二维网格型粗粒度可重构计算系统具有较高的加速比和较低的功耗,已成为国内外的研究热点,对其计算模块进行设计和验证是二维网格型粗粒度可重构计算系统实用化的关键.本文针对粗粒度可重构计算系统的全加器、乘法器采用Verilog HDL设计语言进行综合设计验证,对二位、四位、八位、十六位、三十二位的乘法器和全加器的动态功耗、结温、硬件资源的使用等进行了分析比较.设计了乘法器原理图和测试代码,实验结果表明:相比较二位全加器,三十二位全加器动态功耗、结温、查找表、I/O分别增大了20.519 w、38.9℃、28个、90个;相比较二位乘法器,三十二位乘法器动态功耗、结温、查找表、I/O个数分别增大了0.603 w、1.1℃、28个、114个.随着位数的增加,全加器动态功耗、结温、查找表、I/O个数的使用消耗较高,但是乘法器动态功耗、结温消耗较低,查找表、I/O个数的使用消耗较高.     

数字滤波器设计中浮点到定点转换技术

数字滤波器算法可以在定点硬件执行,从而减小硬件的复杂性,但需要浮点到定点的转换.浮点到定点转换过程中,采用统计方法估计信号处理中变量的范围,应用基于梯度信息的快速搜索算法进行定点数据的字长优化.文章基于Matlab,以低通滤波器为例,探讨了数字滤波器设计中的浮点到定点转换方法,以获得期望的定点滤波器.     

有限状态机的VHDL设计方法研究

有限状态机及其设计技术是实用数字系统设计中的重要组成部分,是实现高效率、高可靠性逻辑控制的重要途径。VHDL是一种面向设计、多层次的标准化硬件描述语言,VHDL为设计者提供了一种全新的数字系统的设计途径。通过对基于VHDL的有限状态机设计方法进行研究分析,以及利用综合器Synplify Pro对VHDL的源设计程序进行硬件综合设计,可以生成RTL图和门级结构Technology图。结合内存控制器的VHDL设计实例,总结了有限状态机VHDL设计的一般过程。     

定点帮扶与乡村振兴——以教育部帮扶河北青龙为例

定点帮扶与乡村振兴相互联系、相互作用,定点帮扶是实施乡村振兴战略的必然要求,乡村振兴是过渡期开展定点帮扶的目标任务。中央单位围绕产业、人才、文化、生态、组织等制定实施帮扶计划,同时发挥挂职干部和社会力量的作用,对定点县进行全方位帮扶,助力定点县乡村全面振兴。教育部作为帮扶河北青龙的中央单位,在开展定点帮扶、促进乡村振兴方面进行了积极探索。     

"数的定点表示与浮点表示"问题分析

为“数的定点表示与浮点表示”的探究式教学设计了一系列问题，并用直观的方式分析了这些问题。这对于深入理解定点带符号数的数据特征、规格化浮点数的表示范围、定点表示与浮点表示的比较有一定的指导意义。     

二进制定点补码一位除法的讨论

针对《计算机组成原理》教材中关于“二进制定点补码一位除法”中的运算规则、商及余数的几种情况,进行了深入、详实的研究与讨论,补充了教材中的缺憾,论证了计算机在除法操作中的基本原理。     

基于IEEE754浮点数的快速反码加法器设计

由于IEEE754标准的浮点数在计算机中是以原码的格式存储的,为了将浮点运算的结果转换成原码,最快的方法是使用反码运算系统。试应用超前进位和反码运算系统原理设计了单精度浮点数的快速的阶码减法器和尾数加法器/减法器。     

浅论如何处理抛物线中的“定点”问题

抛物线的定点问题是考查学生创新意识、探究能力的一类数学问题,笔者通过具体定点问题的探索,浅谈了这种问题的实质以及解决方案。     

求解抛物线上定点问题的策略

我们知道,抛物线y=ax2 bx c的形状、位置是由a、b、c确定的.当a、b、c间存在某种特定关系时,抛物线过某些特殊点(定点).有关求抛物线的定点坐标问题,我们一般可从如下三个方面去考虑:一、观察观察系数间的关系,适当选择一个变量的值,求出另一变量,从而得到定点坐标.例1已知二次     

高校定点扶贫工作路径探析

定点扶贫作为中国特色的一种扶贫模式,是中国特色扶贫开发事业的重要组成部分,是中国特色减贫道路中政治优势和制度优势的重要体现.在“精准扶贫”基本方略的指引下,在多年的定点扶贫工作中,形成了高校特有的帮扶机制.     

一种快速大数乘法器的设计方法——大数乘法的高速实现

本文介绍了大数乘法器的一种高速实现算法,采用了Booth算法和Wallace Tree算法,通过减少部分积,并把大数加法拆分为32位的加法来实现对于大数乘法的高速运算.其核心的数据通路仅有一个16位的乘法器和一个32位的加法器组成,真正实现了以"小"资源实现了"大"运算.