基于VHDL的乘法器的设计与对比

在数字系统中,乘法器是进行数字信号运算的核心运算单元,同时也是微处理器中进行数据处理的关键部分。以8位乘法器为例,根据简单并行乘法器、加法器树乘法器和移位相加乘法器的基本原理,利用VHDL分别进行描述和实现。对三种乘法器分别通过QuartusⅡ软件平台进行仿真,再做进一步比较和讨论。结果表明,三种乘法器在运行速度和资源占用上各有利弊,实践中可根据设计要求和硬件条件选择使用。     

模拟乘法器及其应用

本介绍了模拟乘法器的特性，模拟乘法器的应用，阐明了认识、掌握模拟乘法器的重要性。     

一种自动生成Wallace树形乘法器Verilog源代码方法

乘法器是计算机系统中央处理单元、数字信号处理器、浮点运算器等数字系统的基本部件,Wallace树型乘法器是一种广泛采用的高速乘法器设计方案。在使用Verlog语言设计乘法器的过程中,由于Wallace树型乘法器的中间项目多,在源代码的输入过程中容易产生输入错误。随着乘法器的输入位数增加,Verilog源代码的数量会急剧增加,因此采用手工输入Verilog源代码的方法效率不高。在一些具体的设计项目中,需要实现操作数数据位数不同的Wallace树型乘法器。针对Wallace树型乘法器的Verilog源代码设计提出改进,设计了一个自动生成Verilog代码的应用程序,可自动生成8×8、24×24、24×26、24×28、26×24和26×26位Wallace树型乘法器,采用仿真软件对生成的Verilog代码进行了测试,解决了人工输入Verilog代码时容易出错的问题,提高了设计效率。     

一种开关型乘法器电路的研究

乘法器是电路系统中广泛采用的一种电路模块之一,在微处理芯片、高频电路、微机械传感器系统等领域都有广泛的应用.本文介绍了一种开关型乘法器,根据乘法器电路从数学公式上推导了其工作原理,并给出了相应的仿真结果.仿真结果与数学推导相符,证明了这种乘法器原理的正确性.     

并行乘法器的设计

介绍了一种可以完成并行二进制数乘法的乘法器,采用树型组合方式,对其结构进行了优化,根据补码的特点改进并行乘法器算法,在得到部分积的基础上,采用平衡的4-2压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。该乘法器可以作为嵌入式CPU内核的乘法单元,整个设计采用VHDL硬件语言进行功能描述．用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模也较大。     

一种改进乘法器的设计与实现

根据移位相加原理,设计了常见的乘法器,并在此基础上做了两点改进.第一步通过调用条件加法器、条件移位寄存器,以此来减少部分积的加法运算;第二步通过对乘法器的前端处理,进一步减少条件加法器的调用次数,以此来提高运算速度.系统采用模块化设计,分别对三种乘法器进行了实验仿真,仿真结果对比可得:在100 MHz的时钟下,改进的乘法器比常见的乘法器加法器的调用次数少9,运算速度快0. 8 ns,因此在一定程度上验证了改进思想的正确性.     

二进制补码阵列乘法器的设计

阵列乘法器是在PENTIUM等高速计算机中采用的一种高速乘法运算器，据此讨论其补码阵列乘法器的设计和运算规则。     

用VHDL语言实现定点原码一位乘法器的实验

介绍了硬件描述语言VHDL的结构及设计方法，用VHDL语言设计了定点原码一位乘法器并通过CPLD器件实现了定点原码一位乘法器的实验过程．     

一般化全加器在阵列乘法器设计中的典型应用

直接补码阵列乘法器是计算机提高定点乘法运算速度的重要部件,它的设计是一般化全加器的典型应用。从补码和真值的转换关系开始,深入分析了四类全加器的工作原理,提出了直接补码阵列乘法器的设计方案。     

二维网格型粗粒度可重构系统乘法器和全加器设计与验证

二维网格型粗粒度可重构计算系统具有较高的加速比和较低的功耗,已成为国内外的研究热点,对其计算模块进行设计和验证是二维网格型粗粒度可重构计算系统实用化的关键.本文针对粗粒度可重构计算系统的全加器、乘法器采用Verilog HDL设计语言进行综合设计验证,对二位、四位、八位、十六位、三十二位的乘法器和全加器的动态功耗、结温、硬件资源的使用等进行了分析比较.设计了乘法器原理图和测试代码,实验结果表明:相比较二位全加器,三十二位全加器动态功耗、结温、查找表、I/O分别增大了20.519 w、38.9℃、28个、90个;相比较二位乘法器,三十二位乘法器动态功耗、结温、查找表、I/O个数分别增大了0.603 w、1.1℃、28个、114个.随着位数的增加,全加器动态功耗、结温、查找表、I/O个数的使用消耗较高,但是乘法器动态功耗、结温消耗较低,查找表、I/O个数的使用消耗较高.     

ARM单片机的硬件乘法器在软件滤波中的应用

在AD转换中利用32位ARM单片机的硬件乘法器实现低通滤波;此种滤波方法包括算法确定、定点表示方式以及如何利用乘法器实现;利用MATLAB对滤波系统进行仿真及对结果的分析表明：采用此种滤波算法优点是更大限度地降低系统开销,提高程序效率。     

模拟乘法器及其应用

在现代电视的小信号处理系统中，集成电路起着决定性的作用，而模拟乘法器则是电视集成电路中的一个基本单元电路，在许多非线性变换领域都可得到非常广泛的应用。本从双差分模拟乘法器的数学分析出发，讨论几种重要的应用电路。     

基于DDS数控信号发生器

以DDS芯片AD9850产生正弦波形为基础,利用比较器、放大器、DAC和乘法器电路构成频率、相位和振幅均可数控的多种波形信号发生器．该信号发生器的频率在AD9850内部实现数控功能,振幅通过DAC芯片控制乘法器的输入比例因子实现数控功能,从而可以精确地设置波形的频率和振幅,降低波形失真度．     

OTA宏模型及四象限乘法器(英文)

首先提出了一个新的电流型跨导运算放大器(OTA)非线性多端口宏模型,该模型用构造法建立,可模拟差模、共模输入阻抗、共模抑制比、可变跨导等典型参数以及偏置电流的影响,并用简洁的电路,模拟了OTA的输入饱和特性,避免了复杂的公式推导及运算.通过计算机SPICE程序的模拟和实验,证实了该模型的正确性.作为OTA的应用,还在典型OTA乘法器基础上,用本模型设计并实现了双差动式乘法器,克服了典型OTA乘法器的不足,经过理论和实验分析,取得了很好的结果.     

一种快速大数乘法器的设计方法——大数乘法的高速实现

本文介绍了大数乘法器的一种高速实现算法,采用了Booth算法和Wallace Tree算法,通过减少部分积,并把大数加法拆分为32位的加法来实现对于大数乘法的高速运算.其核心的数据通路仅有一个16位的乘法器和一个32位的加法器组成,真正实现了以"小"资源实现了"大"运算.     

双平衡模拟乘法器在广播电视接收机中的应用

本文分析了双平衡模拟乘法器的原理,并讨论其在广播电视接收机中的一些应用.     

双差分模拟器及在非线性电路中的应用

本文提出了双差分模拟乘法器的三种电路模式,讨论了作为具有线性相乘功能的每一个电路所对应的输入信号的幅度范围。列举了线性乘法器在非线性电路中的应用原理及特点。同时举例说明了这些电路的开关特性在非线性电路中的应用及特点,指出了这些电路应用的广泛性,无疑对非线性电子电路向集成化过渡具有十分重大的现实意义。     

基于快速滤波器组多通道同步接收机的设计（英文）

根据快速滤波器组所具有的级联结构、良好频率选择性以及低复杂度的特点,提出了一种多通道同步接收机的设计方法来并行处理多路接收信号.该方法将最小化系统所需乘法器的总数量作为目标函数,以通带和阻带所允许的纹波作为约束条件,设计各级原型滤波器的脉冲响应系数,以满足接收机各通道全局设计指标的要求.以工作频率为88~108 MHz的调频广播信号并行解调系统作为仿真和实验平台对该方法进行验证.结果表明,所提出的设计方法能够满足多通道同步信号处理的要求,且每个通道所需乘法器的数量大约为加权重叠(WOLA)滤波器组方法所需乘法器数量的66.4%,具有较低的实现复杂度.     

模拟乘法器非线性应用的特点

从信号处理、结构组成和电路性能三个方面分析了模拟乘法器在非线性应用方面的特点,提出了模块化结构方式。     

模拟乘法器在测量技术中的应用

本文详细介绍了模拟乘法器在单相功率测量、三相功率测量、电桥测量以及百分比误差测量等方面的应用