基于三变量函数的计算机辅助逻辑综合

本文讨论了逻辑函数的分类，在查表综合的基础上，用计算机辅助来实现三变量函数的基于一位全加器、通用逻辑门、通用阈值逻辑门的逻辑综合。     

基于代数分解的MSI组合电路扩展技术

讨论了一位全加器及优编器的逻辑功能，给出了适当的代数表示形式，在此基础上提出了基于代数分解方法的扩展技术。     

基于流水线结构的超前进位加法器设计

算术逻辑单元,是计算机以及大多数教字硬件系统的核心部分.而一个运算电路的效率极大程度上取决于加法器的工作速度,限制性能的因素是进位在加法器级间传播.     

基于进位存储加法器的数字滤波器的设计

讨论了进位存储加法器的基本原理,并采用进位存储加法器作为FIR滤波器在FPGA硬件上进行的设计方案。以一个16阶的低通滤波器为例进行了实验仿真和调试。并验证以进位存储加法器实现的滤波器的性能优于用其他传统加法器方法来实现的滤波器。     

Multisim软件在全加器电路设计中的应用

全加器是数字逻辑电路中很常用的一个功能电路,Multisim软件是一个兼仿真和设计功能的软件,本文利用Multisim设计了几种全加器电路,二者的有机结合方便了电路的设计,同时也显示了仿真软件不可替代的优势。     

3线—8线译码器CT74LS138DE的应用

针对机电专业学生对数字电路组合逻辑电路的设计比较困难,应用3线—8线CT74LS138DE译码器对电路的设计就变得很容易,用3线—8线译码器加上4输入与非门或4输入或门就可完成任意的组合逻辑电路的设计。我从3线—8线译码器基本逻辑关系入手,分析基本电路,输出的真值表及三位二进制译码器逻辑式,最小项的逻辑关系式,最后例举了两个全加器和芯片片选信号作为论证。     

基于ALU经典加法器算法的分析改进

本文对ALU中的加法器设计进行了详细论述,回顾了经典的加法器算法,结合同济大学微电子中心项目要求,提出了包含进位选择和超前进位两种思想的等延时结构,对64位全定制加法器的算法进行了改进。     

基于EDA的八位全加器原理图设计

本文介绍了使用EDA仿真软件Quartus Ⅱ中的一种设计方法原理图设计八位全加器。     

一种基于Cadence的8位串行乘法器的设计与仿真

本文设计了基于移位相加的4*4级联乘法器构成的无符号8 bit乘法器,除此之外时延,版图面积和优化的模块也在文中加以阐释.对原理图的瞬态仿真,版图绘制和后续仿真在文中也加以介绍.其中8 bit的无符号二进制串行乘法器是由与门和全加器组成的4*4级联乘法器电路构成的.     

应用FPGA和MSP430设计的微弱信号检测仪——基于电子工程实训教学案例

本系统是基于锁定放大器的微弱信号检测装置,用来检测在强干扰信号背景下已知频率的微弱正弦波信号的有效值,核心是锁定放大器的设计。该系统由π型衰减网络、加法器、微弱信号检测电路和显示电路组成。其中加法器和π型衰减网络生成所需微小信号,微弱信号检测电路和显示电路完成微小信号的检测并显示在液晶屏上。本系统是以锁定放大器为核心,将经衰减网络衰减产生的正弦参考信号经过放大整形后,接着通过由FPGA与MSP430组成的数字移相网络产生相位步进的方波去驱动开关乘法器,最后通过低通滤波器输出直流信号,该直流信号通过单片机进行处理并自动显示最终结果。本系统集成度高,能够精确、快速地实现对微弱信号的检测。