基于FPGA时钟网络数据传播问题分析及同步技术研究

随着FPGA在工业及民用电子产品中越来越多的应用,逻辑复杂度也随之提高。因此对其可靠性、安全性的要求也越来越高。FPGA设计中若存在多个时钟,且时钟之间是异步的,此时就必须考虑数据在异步时钟域间传播时带来的问题,针对不同的设计,采取相应的同步机制。     

一种采用FPGA实现的通用看门狗电路

为了保障嵌入式系统的实时性,提高系统的可靠性,通常采用看门狗电路对系统运行情况进行监控并在必要时对系统进行复位。文章介绍了一种用FPGA实现的看门狗电路,其配置灵活、使用简便,可以满足多种系统要求。     

基于GPS的高精度同步时钟

介绍了一种应用在轨道交通方面的基于全球卫星定位技术的高精度同步时钟,它可以通过RS485串行端口以广播的方式发送当前的精确时刻。详细介绍了硬件电路和软件流程。     

基于FPGA的数字电路时钟处理策略研究

本文分析总结了时钟对数字电路系统设计中以及对整个电路性能和功能的影响。电路系统中对时钟处理应优先考虑同步电路设计,对于一个设计项目来说,在可能的情况下,一定要使用全局时钟。良好的时钟处理策略是任何数字系统长期稳定工作的关键基础。     

一种基于FPGA的接口电路设计

在航空电子系统中,经常需要对1553B总线和ARINC429总线进行双向数据转换以适应不同电子设备的接口要求。由于两种总线标准传输协议不同,传输速率和数据格式有较大差异,常规系统需要多种专业数据转换芯片以满足数据转换要求。本文介绍一种基于FPGA的通用数据转换模块设计。     

一种三相同步整流电源过零检测电路

一种适用于三相同步整流电源过零检测电路,该电路通过将三相电压信号送到加减法电路进行运算与电压比较,得出各相过零点并作为让后续控制电路基准信号,实现精确的同步整流。最后运用Multisim12对提出的电路进行了仿真分析与验证,证明电路检测准确可靠。     

一种基于FPGA的数字音频处理器设计

设计一种低成本的FPGA数字音频处理器,能够将输入的音频信号进行处理。系统处理流程为:先将输入的模拟音频信号进行A/D转换,转换为数字音频信号;再使用FPGA内部的处理逻辑对数字音频信号进行各种处理,如延迟(回声处理)、消除人声等;最后,将处理完成的数字音频信号进行D/A转换,变换为模拟域。此设计可以应用于各种音频设备,比如功放、耳机、录音机等。     

基于FPGA的MIMO_OFDM系统同步设计

MIMO_OFDM系统是一种采用多天线的通信系统，当各个收发天线之间的子信道延迟存在差异时，在每个接收天线端的帧同步检测都会受到发射天线同步信号的干扰，因此，我们提出了一种MIMO_OFDM系统的帧同步的设计方法，该同步系统可以实现时域和频域的同步，其中时域的同步是通过一组零相关窗码（Zero correlation zone code）的匹配滤波器实现的，而频域的同步是通过同步帧的训练符号安现的。并且在Altera＇s公司的FPGA开发板上实现了同步器的硬件设计。     

基于单片机的实时时钟同步系统的研究

本文设计了一款基于单片机的实时时钟同步系统。该系统各个普通的时钟模块通过无线数据传输接收以提取GPS时间信息为时钟源的精准时钟模块的广播报时,可自动修改自身时间常数,以适应晶振频率的变化,最终能达到与时钟源同步。本文对该设计的基本原理和关键技术作出了一定的阐述,并给出了可行的软、硬件设计方法。     

基于CPLD的高频电路多功能时钟模块设计

文章介绍了一种基于CPLD的高频电路的多路不同频率同步时钟输出模块的设计方法,采用单一高频时钟作为时钟源输入,通过CPLD的分频电路设计实现输出多路不同频率同步时钟,利用有限状态基设计实现CPLD的外部控制接口,实现对CPLD输出时钟频率的任意调节。有效满足复杂的高频电路设计中需要提供多路不同频率同步时钟的要求。     

基于GPS技术的同步时钟研制及其应用

本文主要论述了电力系统中的一种基于AT89S51单片机的GPS同步时钟的硬件结构和工作原理.该GPS同步时钟可为整个系统提供精确的时间信息,具有较高的可靠性和实用性,能够满足电力系统对GPS对时功能的要求,并且还对GPS同步时钟在电力系统自动化中的故障测距、相位测量、时间标记以及频率监视等功能中的应用进行了讨论.     

基于FPGA的32位微处理器设计

采用流水线结构是提高微处理器性能的有效方法,也是开发基于FPGA的SOPC系统的重要设计内容之一。本文根据广泛应用的ARM处理器的结构和特点,介绍了一种5级流水线的设计方法,分析造成流水线效率下降的原因,并给出了分支预测与数据旁路两种解决方法。在此基础上讨论基于FPGA的处理器实现方法,并给出在QuartusII6.0上的时序仿真波形,验证了流水线设计的正确性并且具有较高的执行效率。     

基于GPS同步时钟的综合校时方案

针对GPS同步时钟的脉冲中断校时和串行通信校时两种校时方式中的误差来源以及误差精度性能进行了分析和比较。通过指出单独使用这两种校时方法存在的问题,提出了综合校时方案,重点研究了综合校时方案中抗干扰的措施以及校时间隔的选取问题。     

基于GPS同步时钟的综合校时方案

针对GPS同步时钟的脉冲中断校时和串行通信校时两种校时方式中的误差来源以及误差精度性能进行了分析和比较.通过指出单独使用这两种校时方法存在的问题,提出了综合校时方案,重点研究了综合校时方案中抗干扰的措施以及校时间隔的选取问题.     

基于FPGA的乐曲演奏电路的设计

本文首先运用Visual Basic进行上位机琴键控制界面的程序设计,再利用VHDL语言进行演奏电路的设计,并将该模块通过QUARTUS II平台下载到Altera芯片中,上位机机通过RS232串行口可以直接与FPGA进行通信,完成数据交换工作。该演奏电路通过琴键控制界面输入音调,由RS232通信方式控制发出DO、RE、MI、FA等8个音调,蜂鸣器发出声音,完成演奏功能。     

一种基于LabVIEW的电路测试系统设计

本文介绍了一种基于虚拟仪器技术的电路组件自动测试设备,采用GPIB协议实现了多块电路板的一次性自动化测试,保证了测试的可靠性,有效提高了测试效率,并且能够通过对设备软件进行升级可以扩充测试设备的使用功能,具有良好的可扩展性。     

一种基于FPGA的视频监测模块实现

利用摄像头获取监控现场视频信息,以FPGA为核心处理器,实现了一种视频处理模块。摄像头采用了PMOD CAM-0.3M模块,其传感器为OV7670,硬件开发平台采用了Basys3,片上FPGA采用了Xilinx的Artix7芯片,使用Vivado为开发软件,根据背景差分算法,实现了对现场的实时视频监测。     

一种基于FPGA的硬件神经网络设计方法

在FPGA硬件神经网络设计中激活函数的实现和数据表示方式是两个难点。本文提出了用非线性函数和21位定点法相结合来实现激活函数的逼近算法,采用源码定点表示法实现数据的硬件表示,明显减少了FPGA的资源占用,降低了激活函数逼近算法的复杂性和实现难度,最后,给出实际FPGA硬件神经网络设计实例并进行了仿真验证。     

一种基于FPGA芯片设计的FSK解调器

本文主要介绍了是一种基于FPGA芯片设计FSK解调器的基本原理,全文利用语言对原理进行了深入的描述,该解调器以Altera公司的大规模集成电路CycloneⅡ芯片为核心,利用VHDL语言进行描述,给出了一些问题的解决办法.     

一种基于FPGA的高精度浮点运算处理器系统

本文叙述了基于Spartan3型FPGA的流水线浮点处理器的设计。它是运用在设计流水线数据路径的新的控制器,这种设计提供了高水平的API和FPGA编程。控制器在处理器的设计中加上了多线程和网络,还有SIDM处理。FPGA实现高精度浮点运算是基于RUMP算法的有效实现的基础上的,RUMP算法是计算两个向量的点乘,其精度和运用包括不标准素数的单精度操作的双精度处理器。基于FPGA的处理器的性能超过了浮点DSP机。本设计提供了对FPGA的浮点系统的真实估计。