基于状态机算法的控制器设计

结合状态机算法的基本原理设计出一个简单的饮料控制器,采用硬件描述语言VHDL得到控制器综合后对应的状态转换图描述、RTL级描述及底层门级结构,并对设计结果进行了模拟仿真验证。     

一种有效的golomb解码器设计与硬件实现

Golomb编码压缩算法已被广泛地应用于视频图像处理、测试数据压缩等众多领域。本文设计了一种有效的适合硬件实现的Golomb解码器,并且完成了解码器电路的硬件实现。本设计采用有限状态机(FSM)与计数器相结合的解码结构,并且对有限状态机的实现进行了优化,减少了有限状态机的状态数。电路综合实验结果表明,此解码器的电路门数大约为120门,关键路径延时为0.7ns。该设计可扩展性强、硬件开销少,可在较高的工作频率下工作,并且可以作为独立的IP核使用。     

VHDL语言在现代数字系统设计中的应用

VHDL(超高速集成电路硬件描述语言)作为硬件描述语言具有良好的可读性、可移植性和易理解等优点。介绍了VHDL语言及其基本特点和VHDL语言在数字钟设计中的具体应用,在应用VHDL语言进行电路设计的过程中,说明了用VHDL语言设计数字系统的方法,并给出了仿真结果。结果表明,VHDL在硬件设计上是非常有效的,在数字电子电路的设计中硬件描述能力强、设计方法灵活。     

基于有限状态机的多周期CPU实验设计

设计了一个基于FPGA的多周期CPU实验,并将有限状态机应用于模型计算机的设计与实现。模型计算机基于MIPS处理器,含8条典型指令。给出了多周期CPU的数据通路与指令流程图,并按照有限状态机的设计方法,完成了状态转移图的设计和HDL的程序描述。实验不仅使学生掌握有限状态机这一重要的数字系统设计工具,同时也有助于学生加深理解"计算机就是一个有限状态机"的概念。在课程实践应用中教学效果良好。     

有限状态机在数字调度系统中的建模及应用

数字调度系统如今已经发展成为全球商业与服务业竞争的焦点,针对铁路、军队、煤炭、航空等行业调度服务系统日益复杂的呼叫处理业务流程,应用有限状态机理论进行呼叫处理流程的分析与设计,降低了数字调度系统的设计难度.通过一个调度系统模拟线路接口模块呼叫处理实例,对有限状态机在调度系统中的应用加以阐释,给出状态迁移图和部分代码,验证了该方法的简便性和可靠性.     

浅谈VHDL在数字系统设计中的应用

通过传统数字系统设计和使用VHDL硬件描述语言设计数字系统的比较,阐述使用VHDL设计数字系统的设计思想、设计方法及设计实现,突现其优越性和发展趋势。     

硬件描述语言VHDL的应用

介绍硬件描述语言VHDL的设计方法,论述了VHDL的基本结构和语言要素,说明了PROCESS语句和CASE语句结构,通过全减器的设计实例加强硬件描述语言VHDL在数字逻辑电路中的应用.     

基于有限状态机的智能抄表集中器设计与实现

智能抄表集中器作为国家智能电网用电信息采集系统中电能表和数据中心的一个桥梁,是整个用电信息采集系统数据采集与传输的核心。设计了一种基于有限状态机的智能抄表集中器,该集中器硬件设计上采用ARM Cortex-M3内核的微控制器作为核心控制器、以GPRS为远程通信介质、以37 kHz调制红外和RS485为本地通信接口,软件设计上采用了有限状态机模型,即将各个任务以有限状态机的形式进行重新定义,进一步提高了各个任务的实时性,并设计为应用层、抽象层和驱动层三层结构的系统架构,更加有利于系统硬件平台的移植。该系统具有实时性好、稳定性高、移植方便等优点。     

基于有限状态机的工作流引擎研究与设计

简述了有限状态机的基本概念和传统理论,提出了利用有限状态机进行工作流引擎设计的基本思想,并结合实际应用给出了一种实现方法。     

基于EDA技术设计数字频率计

现代EDA技术的基本特征是采用高级语言描述,具有系统级仿真和综合能力,而VHDL语言有强大的行为描述能力和多层次的仿真模拟,程序结构规范,设计效率较高,利用VHDL语言和CPLD器件设计数字频率计,具有硬件电路简捷,体积小,设计灵活,性能稳定的优点。     

分布式环境下基于多UIO 的测试序列生成方法

In developing distributed systems, conformance testing is required to determine whether an implementation under test （IUT） conforms to its specification. With distributed test architectures involving multiple remote testers, testing approaches may become more complicated because of issues known as controllability and observability problems. Based on a finite state machine （FSM） representation of the system＇s specification, this paper proposes a new method to generate a test sequence utilizing multiple UIO sequences. The method is essentially guided by the way of minimizing the use of external coordination messages and input/output operations. Experiments are given to evaluate the proposed method.     

Efficient VLSI architecture of CAVLC decoder with power optimized

This paper presents an efficient VLSI architecture of the contest-based adaptive variable length code (CAVLC) decoder with power optimized for the H.264/advanced video coding (AVC) standard. In the proposed design, according to the regularity of the codewords, the first one detector is used to solve the low efficiency and high power dissipation problem within the traditional method of table-searching. Considering the relevance of the data used in the process of runbefore’s decoding, arithmetic operation is combined with finite state machine (FSM), which achieves higher decoding efficiency. According to the CAVLC decoding flow, clock gating is employed in the module level and the register level respectively, which reduces 43% of the overall dynamic power dissipation. The proposed design can decode every syntax element in one clock cycle. When the proposed design is synthesized at the clock constraint of 100 MHz, the synthesis result shows that the design costs 11 300 gates under a 0.25 μm CMOS technology, which meets the demand of real time decoding in the H.264/AVC standard.     

干粉投加机进料系统设计及有限元分析

结合现代设计理论,对进料机进行三维造型;基于有限单元法,对主要受力部件螺旋体和搅拌器进行了受力分析,得到了其应力分布场;对搅拌轴进行了模态分析,得到了螺旋轴的各阶频率。     

状态机原理在MODBUS协议实现中的应用

以基于MODBUS协议的耐电压试验仪上位机监控软件的设计为例,针对MODBUS协议报文结构的特性,研究一种将有限状态机原理应用于报文接收的设计方法,并通过实例验证该方法的可行性。该方法的使用优化了程序结构,提高了传输数据的可靠性。     

基于FPGA的电子密码锁设计

基于FPGA设计的电子密码锁,运用EDA技术自顶向下的方法,采用硬件描述语言VHDL实现了密码锁的解锁、密码修改、报警提示及液晶显示功能。硬件测试结果表明,密码锁功能丰富、操作简单、安全性高、易于维护和升级。     

基于有限状态机的嵌入式菜单系统设计

嵌入式菜单系统是嵌入式系统的重要组成部分之一,它的目标是为客户提供了一个友好、操作方便的界面。文章提出了一种基于有限状态机（FSM）的快速菜单系统设计方案,实验结果证明,该方案具有实现简单、效率高和占用存储空间小等优点。     

用VHDL实现计算机组成原理实验中的RAM存储器系统

介绍了VHDL硬件描述语言的特点及设计思想,运用VHDL硬件描述语言实现计算机组成原理实验中RAM存储器的设计方法,重点论述了对传统计算机组成原理实验中移植到基于CPLD平台的思路.