基于锁相环的频率合成器设计和显示

频率合成技术在现代通信、仪器仪表等电子系统中有着广泛的应用,本文提出基于锁相环CD4046频率合成器的设计方案,并通过单片机AT89C52实现对频率的测量和显示。     

直接数字频率合成器的CPLD设计及QuartusⅡ与MATLAB联合仿真

介绍了直接数字频率合成器的组成及工作原理,采用硬件描述语言,运用Altera公司的FLEX10K系列器件设计了该系统,并通过QuartusⅡ与MATLAB软件对设计进行了联合仿真,验证了设计的正确性.     

基于MC145162的锁相频率合成器的设计

提出一种以单片集成PLL芯片MC145162为核心,通过ATmega16L单片机对其进行控制来实现锁相频率合成器的设计方法.探讨了锁相频率合成器的基本原理和工作特性,介绍了MC145162芯片的内部功能结构,给出了基于MC145162的锁相频率合成器的硬件电路结构和软件程序设计方法.经实际测试,锁相效果良好,结构精简,性能可靠.     

数字波形合成器EDA仿真

本文介绍了数字波形合成器的工作原理，电路构成以及采用Ｅｌｅｃｔｒｏｎｉｃ Ｗｏｒｋｅｎｃｈ软件对其进行电路仿真的方法步骤。     

基于FPGA的可编程数字频率合成器的研究与实现

本文介绍了DDS的原理,以Al t er a公司的ACEX1K系列的FPGA做为开发芯片,使用VHDL硬件描述语言编程,从而在一块可编程芯片中实现各种数字合成波形的输出。     

基于直接数字频率合成器的微生物电旋转仪设计

提出了一种基于DDS和微分器的微生物电旋转仪的设计。具有稳定性高、频带宽、控制精确、易于操作等优点。     

直接数字频率合成器(DDS)精度提高方法研究

讨论了直接数字频率合成器(DDS)的工作原理,并根据正弦波的特点对ROM进行优化.优化的ROM在Flex10k10的FPGA芯片上实现,对实验结果进行比较和分析发展,该方案可以有效地改进DDS的精度.     

一种用锁相环MC14046构成的新型频率合成器

叙述了MC14 0 4 6芯片的主要特点和功能 ,分析了用锁相环构成频率合成器的工作原理 ,介绍了一种用MC14 0 4 6构成的新型频率合成器     

利用MC145152-2设计吞脉冲锁相频率合成器

本首先介绍专用集成锁相频率合成器芯片MC145152-2的结构特点和应用原理，然后介绍吞脉冲程序分频器原理，最后详细讨论用MC145152-2和MC12017构成吞脉冲锁相频率合成器电路的设计方法。     

利用MC145152-2设计吞脉冲锁相频率合成器

本文首先介绍专用集成锁相频率合成器芯片MC145152-2的结构特点和应用原理,然后介绍吞脉冲程序分频器原理,最后详细讨论用MC145152-2和MC12017构成吞脉冲锁相频率合成器电路的设计方法.     

Systemview软件在通信原理实验教学中的应用

针对通信原理实验教学中存在的问题,通过实验教学实例,说明了引入Systemview仿真软件,不仅使学生提高了学习兴趣,而且学会了一种EDA技术.     

Rummler信道模型的Systemview仿真研究

无线信道是移动通信的传输媒介,信道性能优劣直接影响通信质量,要提高无线通信质量就必须改善信道性能.阐述了移动信道的特点,介绍了几种典型移动信道的模型,重点分析了Rummler信道模型,在此基础上构建出Rummler信道的仿真电路.采用电路与通信系统专用仿真软件Systemview对其进行仿真,给出了仿真波形图,并对仿真结果进行了分析.仿真结果表明Rummler信道模型可以适应不同环境的电波传播衰落,具有更强的灵活性.     

基于systemview的伪码调相引信系统仿真

在对伪随机码凋相引信的工作原理和信号分析的基础上,用systemview建立了系统仿真模型,并进行了系统仿真和结果分析,提高了研究效率,缩短了研究周期．结果表明,所建立模型能够很好地模拟伪随机码调相引信的动态工作过程．     

蓝牙射频前端跳频频综的几项关键技术

提出了应用于蓝牙射频前端的跳频频率综合器的设计方案,并介绍了关键模块压控振荡器与双模预分频器的设计技术,采用混合0.18 μm CMOS工艺进行了流片验证.设计的压控振荡器性能稳定,低功耗低相噪,频率在2.4 GHz时测试相位噪声达-114.32 dBc/Hz@2.4 MHz.对双模分频器进行了设计优化,并采用一种集成"或"逻辑的锁存器结构,降低了功耗,提高了电路速度.测试结果显示电路在1.8 V时稳定工作双模分频器核心功耗仅5.76 mW;均方差抖动在输出周期为118.3 MHz时仅为2 ps,约占输出周期的0.02%.     

基于数字滤波器的频率响应仿真实验平台

为提高电子技术中关于频率响应的教学质量,提出一种基于DSP Builder/Matlab的滤波器仿真实验平台设计方法。以IIR数字滤波器为例,利用DSP Builder模块搭建图形化IIR滤波器模型,利用Matlab程序化设计IIR数字滤波器,分别仿真验证滤波器功能、对比校验实验效果。该仿真实验平台将电子技术、数字信号处理、EDA技术联系起来,实现简单,效果生动、形象,有利于学生理解和掌握相关理论知识。     

应用于无线传感网频率合成器的0.5V低电压鉴频鉴相器设计

基于0.13μm CMOS技术设计了一个应用于无线传感网频率合成器、电源电压为0.5 V的鉴频鉴相器.它的功能是比较输入信号的频率和相位差,并输出一个与该差值成比例的电压.因电源电压是0.5 V,所以该电路采用低阈值晶体管.为了增大相位误差的检测范围和提高最大工作频率,该电路采用了脉冲锁存的结构.当输入信号频率为2 M...     

一种应用于DRM/DAB频率综合器的宽带低相位噪声LC压控振荡器(英文)

介绍了一种应用于DRM/DAB频率综合器的宽带低相位噪声低功耗的CMOS压控振荡器.为了获得宽工作频带和大调谐范围,在LC谐振腔里并联一个开关控制的电容阵列.所设计的压控振荡器应用中芯国际的0.18μm RF CMOS工艺进行了流片实现.包括测试驱动电路和焊盘,整个芯片面积为750μm×560μm.测试结果表明,该压控振荡器的调谐范围为44.6%,振荡频率范围为2.27～3.57GHz.其相位噪声在频偏为1MHz时为-122.22dBc/Hz.在1.8V的电源电压下,其核心的功耗为6.16mW.     

A 1.2-to-1.4 GHz low-jitter frequency synthesizer for GPS application

A fully integrated frequency synthesizer with low jitter and low power consumption in 0.18 μm CMOS (complementary metal-oxide semiconductor) technology is proposed in this paper.The frequency synthesizer uses a novel single-end gain-boosting charge pump, a differential coupled voltage controlled oscillator (VCO) and a dynamic logic phase/frequency detecor (PFD) to acquire low output jitter.The output frequency range of the frequency synthesizer is up to 1 200 MHz to 1 400 MHz for GPS (global position system) application.The post simulation results show that the phase noise of VCO is only 127.1 dBc/Hz at a 1 MHz offset and the Vp-p jitter of the frequency synthesizer output clock is 13.65 ps.The power consumption of the frequency synthesizer not including the divider is 4.8 mW for 1.8 V supply and it occupies a 0.8 mm×0.7 mm chip area.     

基于调制随机共振大频率信号检测的仿真

研究了调制随机共振利用傅里叶变换的频移特性解决大频率输入信号（频率大于1）的检测问题。首先利用调制系统将信号的频率转换为产生随机共振适宜的频率,再利用随机共振系统中噪声和信号的协同作用,实现强噪声背景下大频率周期信号的检测。     

应用于低中频Zigbee收发机的5-GHz恒定带宽频率综合器（英文）

设计并实现了一个应用于ZigBee收发机的全集成整数N频率综合器.频率综合器中采用了稳定环路带宽技术,使频率综合器的环路带宽在压控振荡器（VCO）的整个输出频率范围内恒定不变,从而维持了频率综合器的相位噪声最优值与环路稳定性.频率综合器的同相与正交信号（IQ）由VCO输出端的除2分频器产生.该频率综合器采用0.18μm RF CMOS工艺技术制造,芯片面积约1.7mm2.频率综合器采用在晶圆测试的方式进行了测试.在1.8V电源电压下,频率综合器不包括输出缓冲所消耗的总功率为28.8mW.频率综合器在2.405GHz载波1及3MHz频偏处测得相位噪声分别为-110和-122dBc/Hz.频率综合器在2MHz频偏处测得的参考杂散为-48.2dBc.测得的建立时间约为160μs.