基于VHDL的乘法器的设计与对比

在数字系统中,乘法器是进行数字信号运算的核心运算单元,同时也是微处理器中进行数据处理的关键部分。以8位乘法器为例,根据简单并行乘法器、加法器树乘法器和移位相加乘法器的基本原理,利用VHDL分别进行描述和实现。对三种乘法器分别通过QuartusⅡ软件平台进行仿真,再做进一步比较和讨论。结果表明,三种乘法器在运行速度和资源占用上各有利弊,实践中可根据设计要求和硬件条件选择使用。     

并行乘法器的设计

介绍了一种可以完成并行二进制数乘法的乘法器,采用树型组合方式,对其结构进行了优化,根据补码的特点改进并行乘法器算法,在得到部分积的基础上,采用平衡的4-2压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。该乘法器可以作为嵌入式CPU内核的乘法单元,整个设计采用VHDL硬件语言进行功能描述．用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模也较大。     

一种快速大数乘法器的设计方法——大数乘法的高速实现

本文介绍了大数乘法器的一种高速实现算法,采用了Booth算法和Wallace Tree算法,通过减少部分积,并把大数加法拆分为32位的加法来实现对于大数乘法的高速运算.其核心的数据通路仅有一个16位的乘法器和一个32位的加法器组成,真正实现了以"小"资源实现了"大"运算.     

基于MATLAB仿真的模拟乘法器AM波分析

振幅调制(Amplitude Modulation,AM)是使载波的振幅按照所需传送信号的变化而变化,但频率保持不变的调制方法 .在AM调制电路中,要完成AM信号的低电平调制可采用频谱线性搬移电路来实现.其中实现方法分为二极管电路或利用模拟乘法器产生普通调幅波.基于对模拟信号幅度调制研究的目的,采用MATLAB仿真的方法绘制出调幅波频谱,分析幅度调制的波形和图像,以及如何利用模拟乘法器来产生普通调幅波,以此进一步了解振幅调制电路.通过仿真软件Multisim构建电路并进行仿真分析,改变电路参数分析调幅波波形,对调幅电路参数设计和实际工程应用具有重要作用.     

一种具有饱和处理功能的24位并行乘加单元优化设计

阐述了一种24×24bit 48bit带饱和处理的乘加单元的优化设计.在乘法器的设计中,采用改进的Booth算法,并将被加数作为乘法器的一个部分积参与到Wallace树阵列中来完成乘加运算,大大提高了MAC的性能,同时还设计出优化的饱和检测逻辑电路.利用0.18μm1.8V1P6M标准CMOS工艺通过全定制方式实现了面积为679.2μm×132.5μm的带饱和处理的MAC单元,仿真结果表明:它与软件设计系统综合出的传统MAC单元相比,性能上有很大的改善,在节约23.52%的面积情况下速度也有一定的提高.     

基于STC89C52两位十进制加法器的设计

加法器是一种用作加法运算的电子产品,在人们生活中适用性比较广泛,本次设计是用单片机来设计的两位十进制加法器.该设计系统是以STC89C52为单片机,P1口作为输入端,外接3X4的键盘,通过键盘扫描来对输入数的控制,系统采用LED数码管作为显示器,软件程序采用均采用C语言编写,便于移植与升级.两位十进制加法器可以实现简单的两位数相加的运算.     

一种自动生成Wallace树形乘法器Verilog源代码方法

乘法器是计算机系统中央处理单元、数字信号处理器、浮点运算器等数字系统的基本部件,Wallace树型乘法器是一种广泛采用的高速乘法器设计方案。在使用Verlog语言设计乘法器的过程中,由于Wallace树型乘法器的中间项目多,在源代码的输入过程中容易产生输入错误。随着乘法器的输入位数增加,Verilog源代码的数量会急剧增加,因此采用手工输入Verilog源代码的方法效率不高。在一些具体的设计项目中,需要实现操作数数据位数不同的Wallace树型乘法器。针对Wallace树型乘法器的Verilog源代码设计提出改进,设计了一个自动生成Verilog代码的应用程序,可自动生成8×8、24×24、24×26、24×28、26×24和26×26位Wallace树型乘法器,采用仿真软件对生成的Verilog代码进行了测试,解决了人工输入Verilog代码时容易出错的问题,提高了设计效率。     

计算机补码电路的设计实现与应用研究

计算机补码电路在加、减法器电路、乘法器电路中起着举足轻重的作用,全加器需要通过补码电路将参与运算的数据转换成补码形式后再进行运算,使用一套加法器就可以完成加法和减法操作,使乘、除法电路设计更加简洁,运算更快。通过对求补电路的设计实现,可以大大简化计算机运算器的设计电路的复杂程度,提高硬件设计的集成度,使硬件设计更加简单,在简单电路上能实现更强的功能。     

全加器在乘法电路中的应用

从二进制乘法运算入手,详细分析了乘法运算的过程。对于x的2n倍的乘法运算,通过对x的移位即可实现。要实现x的移位,选用移位寄存器。本文对移位寄存器的原理及作用详细进行了叙述,而对于x的μ倍的乘法运算,则要通过对x的移位再用全加器实现。结合例题说明了z=5x的串行乘法器的设计及实现过程,并据此得出以2x及5x为基本单元,通过适当组合,利用全加器实现z=μx。     

基于HMM语音识别的FPGA实现

采用软硬件协同设计的方法,搭建了一个高效地基于隐马尔可夫模型（Hidden Markov Model,HMM）语音识别的FPGA实验验证平台。结合FPGA结构特点,直接使用加法器、乘法器、比较器等建立一个Viterbi算法结构,采用改进的方法计算Viterbi得分和预计算逻辑实现了一种简单的基于HMM的语音模板匹配。实验表明该实现方案是切实可行的,FPGA实验验证平台有利于资源复用,减少工作量,并易于调试,为语音识别其他功能模块的嵌入炎设计打下良好基础．