等精度频率测量方法

本文主要论述了利用FPGA (Field Programmable Gate Array,现场可编程门阵列)进行测频计数,单片机实施控制实现频率计的设计过程.该频率计利用等精度的设计方法,克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点.等精度的测量方法不但具有较高的测量精度,而且在整个频率区域保持恒定的测试精度.     

数字频率计的测量误差

基于通用计数器组成的数字频率计的测频原理,分析了数字频率计普遍存在的测频误差:标准频率误差和量化误差.由于标准频率误差由标准频率源的频率准确度和稳定性决定,通常选用准确度和稳定性很高的石英晶体振荡器构成,其频率精度可达10-9量级及以上.因此,数字频率计的测频误差主要取决于量化误差(±1误差).通过探讨量化误差与被测频率和闸门时间的关系,给出了减小测频误差的基本方法.     

多通道测量的等精度频率计

介绍一种基于等精度测量的数字频率计的设计方案,该频率计在每个不同测频范围内保持精度不变,且对于幅度值较小的高低频信号能够准确测出.采用多通道的放大整形电路,故能在较宽的频率和幅度范围内对频率、周期、占空比、两路信号的时间间隔等参数进行测量.又结合STM32单片机强大的数据处理能力,将基准频率提高以获取更高的测量精度,还增加软件滤波使测量结果更为稳定.仿真和实验结果表明其测量精度高,有较高的稳定性.     

基于FPGA的数字频率计VHDL软件实现方法

运用VHDL在FPGA/CPLD器件上实现一种数字频率计测频系统,分析了数字频率计软件构成结构,并对其中的测频控制信号发生器电路进行了VHDL软件编程实现。     

基于FPGA的数字频率计VHDL软件实现方法

运用VHDL在FPGA/CPLD器件上实现一种数字频率计测频系统,分析了数字频率计软件构成结构,并对其中的测频控制信号发生器电路进行了VHDL软件编程实现。     

100MHz数字频率计的设计

100MHz数字频率计用VHDL语言编程设计,主要由五个模块组成,分别是测频控制信号发生器、十进制计数器、32位锁存器、分频器、动态扫描译码驱动器模块五部分构成.选用分频器将工作时钟分频后,用测频器测频,将被测频率信号经脉冲整形电路后作为计数器的计数脉冲,加入计数器的输入端,测量一定闸门时间内被测信号的脉冲个数,并将其计数值锁存进锁存器中,最后通过动态扫描译码器读出数值,该频率计精度高,可用于频率测量、机械转速测量等领域.     

用信号发生器作频率计

一般频率的测试,常采用示波器法和计数器法。这里介绍一种附加装置,加入信号发生器,就可当作频率计用。其测频范围和测频精度均由信号发生器本身而定。我们使用的高频信号发生器XFG—7,是用来输出一定频率的信号源,其输出载波范围为100kHz～30MHz,频率刻度误差为±1％,这对一般测频精度已满足要求。     

基于FPGA的等精度数字频率计的设计

根据等精度测量的原理,利用FPGA和Verilog HDL编程设计了一种数字频率计．FPGA程序由分频模块、计数器模块、除法器模块、显示模块组成．经过仿真下载验证,能够实现等精度测频功能,频率测量范围为1Hz-1MHz．与传统方法相比,该方法具有外围电路简单,设计周期短,易于修改等优点．     

小信号宽频数字频率计系统设计

设计一种基于FPGA的小信号宽带数字频率计系统,其硬件由低纹波线性电源、高性能比较器TLV3502、高性能FPGA和低功耗MSP430单片机组成,软件采用等精度测频原理.数字频率计能精确测量1 Hz-250 MHz信号频率,最小测量电压有效值为3.6 m V;其测量的时间间隔为0.1~100 ms,被测信号相对误差绝对值不大于10-4;数据刷新时间不大于2 s测量结果稳定,并能自动显示单位;脉冲信号占空比的范围为10%~90%,显示的分辨率为0.1%,测量相对误差的绝对值不大于10-2.该频率计可广泛运用于便携式频率测量.     

一种新型频率计的设计

频率计的测量精度随着被测量信号频率的降低而下降,而等精度频率计既具有较高的测量精度,又能在整个频率范围内保持恒定的精度.本论文采用EDA技术结合硬件描述语言VHDL对频率计系统进行设计,分析了等精度频率计测量频率的原理,给出了其硬件设计方案及实验结果.