有限链环Galois扩张上的迹码及应用

本文给出了有限链环Galois扩张的相关理论,并定义了其Galois扩环上的迹码以及子环子码的概念。证明了有限链环Galois扩环上的对偶码的迹是该扩环上子环子码的对偶码,并给出了有限链环上一类参数为[plm-1,m,（pl-1）pl（m-1）]的线性码。     

RS(10,8)编码器的FPGA实现

RS码是一类重要的线性分组码,具有很强的纠错能力,被广泛地应用于各种现代通信系统中.本文在分析有限域运算的基础上,设计了一种能纠正一位错误的RS(10,8)编码器,并给出了FPGA实现过程.     

RS码在通信中的性能分析与仿真

利用差错控制系统是改善通信传输系统的一种重要手段,而RS码是差错控制编码的一种。着重介绍RS码的基本原理,并通过Matlab构建含有BPSK调制的通信系统,通过对有无RS编码的通信系统仿真并进行性能分析,发现含有RS编码通信系统的传输特性具有明显的增益。     

基于MATLAB的Reed-Solomon编解码仿真

RS纠错码被广泛用在各种数字通信、数字广播和数据存储系统中.本文解释了纠错理论及RS码的相关原理,通过MATLAB仿真分析RS编码的误码率与信噪比之间的关系.     

环R+uR+vR+uvR上线性码的MacWilliams恒等式

通过构造Gray映射,对环R+uR+vR+uvR上线性码进行了研究,定义了环R+uR+vR+uvR上线性码的Lee重量及其几类重量计数器,给出了环R+uR+vR+uvR上线性码及其对偶码之间的各种重量分布的MacWilliams恒等式.利用这些恒等式,得到其对偶码的各种重量分布.     

纠两错的RS码在FPGA上的实现

介绍了RS码的结构和一般译码方法,重点讨论了RS(15,11)的译码方法。我们根据PS码的循环性采用了step-by-step算法,使占用硬件资源最少从而适合在VLSI实现。并用ALTERA公司的FLEX10K10器件实现了RS(15,11)纠错码。经试验测试,对码组中任意不多于两个的符号错误都可以给予纠正,且运行可靠。     

Zpq线性码

定义了环Zpq上线性码及其对偶码的概念,讨论了它们的生成矩阵,给出了一个Zpq上线性码为自对偶码的必要条件.     

IRA码在全息存储系统中的应用研究

前向纠错码(FEC)是全息存储系统提高系统容量的一项关键技术,不规则重复累积码是接近Shannon限且具有线性时间编译码算法的好码。首先研究了全息存储信道,提出了x平方律分布模型与不对称高斯分布模型;并将高性能的IRA码应用于全息存储系统,并进行了仿真研究。仿真结果表明:在全息存储系统中,IRA码的性能优于RS码等传统码,而且x平方律信道下的性能优于高斯信道。     

纠两错的RS码在FPGA上的实现

介绍了RS码的结构和一般译码方法，重点讨论了RS(15，11)的译码方法。我们根据：RS码的循环性采用了step-by-step算法，使占用硬件资源最少从而适合在VLSI实现。并用ALTERA公司的FLEX10K10器件实现了RS(15，11)纠错码。经试验测试，对码组中任意不多于两个的符号错误都可以给予纠正，且运行可靠。     

码元级的RS码快速软译码

通过比较几种码元可靠性值计算方法，提出了准确率较高的最小值法。基于RS码并行译码算法，将RS码移位并行译码算法作为软判决译码的代数译码方法，直接利用每个码元的可靠性值，确定试探位置，计算错误图样的软重量。模拟结果表明该算法与传统的Chase-2算法相比，译码速度得到了很大提高。     

基于二维码的自动化立体仓库调度系统的设计

在对二维码的生成与使用进行系统研究的基础上,将二维码技术首次与AS/RS调度管理系统相结合,并借助各种智能系统下的移动设备,大大改进了AS/RS调度管理系统的入出库效率,使得库存盘点变得简单,解决了人为信息输入的瓶颈。     

长距离无线数字通信中的信道编码设计

介绍了一种长距离无线数字通信中的信道编码设计方案。为改善通信质量,采用了（255,233）RS编码＋（8,255）交织＋（2,1,7）卷积编码这一信道编码方式。MATLAB仿真结果表明,该级联码能有效降低数字通信系统的误码率,在无线数字通信领域中有着很好的应用前景。     

基于CAN驱动器的UART扩展应用

提出了一种利用控制器局域网(CAN)驱动器PCA82C250扩展通用异步收发器(UART)的方法,与原有RS232、RS422和RS485标准相比,在保持全双工通信模式的同时,具有传输距离远、通信速率高和组网节点多的优点,而且,无需CAN控制器即可使用,可以简化电路,降低成本。     

RS(255,239)解码器并行钱氏搜索电路的面积优化

提出了一个全局优化算法(GOA)对RS(255,239)解码器中的并行钱氏搜索电路进行面积优化.通过查找钱氏搜索电路中GF (Galois field)常数乘法器的公共模2加运算并进行预运算,GOA能够有效地减少电路中异或门的数量,从而减少电路面积.与原有局部优化方法不同,GOA是一个全局优化算法.当每次迭代中同时有多个最大匹配对时,GOA通过选取与其他匹配对关系最小的一对作为最优匹配而不是随机地选择一对,使得当前结果对最终的优化结果影响最小.进一步将基于组的GOA用于GF乘法器组的优化,结果显示相对于直接实现方法,可使并行钱氏搜索电路的面积减少51%,而对GF乘法器的单独优化也能使电路面积减少26%.该优化方法可广泛地用于含有大量模2加运算的并行结构中.     

关于555定时器逻辑功能的讨论

从基本RS触发器功能出发,对555定时器的逻辑功能进行了讨论,认为555集成定时器高电平触发端加小于2Ucc /3的电平,低电平触发端加小于Ucc /3的电平时,触发器置"1".     

Zp2上线性码的Lee重量算子

Asch等人给出了Zp2上线性码及其对称重量算子,其中p为奇素数,文章在Asch等人的结果上给出了Zp2的Lee重量以及重量算子与对称重量算子之间的关系。