基于0.18μm CMOS标准单元的可编程分频器设计

设计实现了一种应用于IEEE 802.11a收发信机的PLL频率综合器中的可编程分频器.介绍了逻辑综合、版图规划、布局布线等VLSI设计流程的关键步骤,通过将后端信息返标到前端设计工具,生成自定义线负载模型,优化了深亚微米工艺下的设计流程.可编程分频器采用Artisan TSMC 0.18μm CMOS标准单元库设计并流片.芯片内核面积为1 360.5μm2,可工作在100 ~200MHz的频率范围.测试结果表明芯片能够完成精确的分频比.     

2.488 Gbit/s 0.35μm CMOS 时钟和数据恢复电路

描述了用于SDH光纤通信STM-16速率级的2.488Gbit/s时钟和数据恢复电路.该电路采用基于注入式锁相环和D触发器的电路结构,在标准的0.35μmCMOS工艺上实现流片.经过测试,当输入长度为231-1的伪随机序列,数据速率为2.488Gbit/s时,在误码率为10-12的条件下,电路的灵敏度小于20mV.恢复得到的时钟具有2.8ps的均方根相位抖动,在100kHz频偏处的相位噪声为-110dBc/Hz,并具有大于40MHz的捕获范围.5V电源供电时,电路消耗680mW功率.芯片面积为1.49mm×1mm.     

Low-leakage diode-triggered silicon controlled rectifier for electrostatic discharge protection in 0.18-μm CMOS process

A diode-triggered silicon controlled rectifier （DTSCR） is being developed as an electrostatic discharge （ESD） protection device for low voltage applications. However, DTSCR leaks high current during normal operation due to the Darlington effect of the triggering-assist diode string. In this study, two types of diode string triggered SCRs are designed for low leakage consideration; the modified diode string and composite polysilicon diode string triggered SCRs （MDTSCR ＆ PDTSCR）. Compared with the conventional DTSCR （CDTSCR）, the MDTSCR has a much lower substrate leakage current with a relatively large silicon cost, and the PDTSCR has a much lower substrate leakage current with similar area and shows good leakage performance at a high temperature. Other DTSCR ESD properties are also investigated, especially regarding their layout, triggering voltage and failure current.     

A High-Speed Dual Modulus Prescaler Using 0.25μm CMOS Technology

A high-speed dual-modulus divide-by-32/33 prescaler has been developed using 0.25μm CMOS technology. The source-coupled logic (SCL) structure is used to reduce the switching noise and to ameliorate the power-speed tradeoff. The proposed prescaler can operate at high frequency with a low-power consumption. Based on the 2.5 V, 0.25μm CMOS model, simulation results indicate that the maximum input frequency of the prescaler is up to 3.2 GHz. Running at 2.5 V, the circuit consumes only 4.6 mA at an input frequency 2.5 GHz.     

基于0.18 μm CMOS工艺的低噪声放大器设计

为了提高接收机的性能,基于台积电公司0.18 μm CMOS工艺设计了低噪声放大器.从晶体管模型出发,分析了阻抗匹配,采用源端负反馈和提高输入匹配的电感Q值来降低噪声.通过电路的共源共栅结构搭配电路,消除密勒电容,提高电路性能.     

基于0.6μm CMOS工艺的限幅放大器设计

提出了用于SOH系统SIM-4速率级光接收机中主放大器的CMOS限幅放大器的设计方法。此限幅放大器由输入缓冲、主放大单元、输出缓冲、偏置补偿电路四部分组成。当限幅放大器工作在622Mb／s，输入动态范围为47dB，50Ω负载上的输出限幅在900mVpp刑用5V电源供电，功耗约为70mW。     

一种0.6μm CMOS带隙参考电压源

利用CMOS晶体管迁移率和阈值电压温度效应相互补偿的原理 ,采用CSMC HJ 0 6 μmCMOS技术设计了一种稳定的带隙参考电压源 ,该带隙参考电压源可以在 0～ 85℃、电源电压 4 5～5 5V的范围内正常工作 ,输出参考电压为 1 12 2～ 1 176V ,输出参考电压浮动比例小于± 3 70 % .包括键合用的焊盘在内 ,芯片的总面积仅为 0 4mm× 0 4mm ,当电源电压在 4 5～ 5 5V范围内变化时 ,电路总的功率消耗在 2 8 3～ 4 8 8mW之间浮动 .     

5-Gbit/s 0.18-μm CMOS单片集成低功耗时钟恢复电路设计

为了使一个10 Gbit/s 2∶1半速率复接器电路能够在无外部提供时钟的环境中工作,需要一个5 Gbit/s时钟恢复电路从一路输入数据中提取出所需时钟.该时钟恢复电路采用3级环形压控振荡器,以克服2级振荡器存在的起振不可靠和4级振荡器振荡频率低的问题;采用鉴频鉴相器来增加牵引范围,以适应由于工艺、电压及温度偏差等原因...     

基于CMOS集成锁相环实现二进制移频键控信号解调

本文介绍了在数字通信电路实验系统中利用CMOS集成锁相环对二进制移频键控(Binary FrequencyShift Keying,简称2FSK)信号进行解调.具体分析了基于CD4046芯片实JE2FSK信号解调的实用电路的工作原理,并对解调中的各关键点都给出了实际测量波形,通过实验波形图说明了基于CD4046芯片实现2FSK信号解调的可行性.     

基于CMOS集成锁相环实现二进制移频键控信号解调

本文介绍了在数字通信电路实验系统中利用CMOS集成锁相环对二进制移频键控（Binary Frequency Shift Keying,简称2FSK）信号进行解调。具体分析了基于CD4046芯片实现2FSK信号解调的实用电路的工作原理,并对解调中的各关键点都给出了实际测量波形,通过实验波形图说明了基于CD4046芯片实现2FSK信号解调的可行性。     

基于数字锁相环的温控变频电路的设计

CC4046集成电路锁相环采用RC型压控振荡器,外接RC作为充放电元件,电路简单、成本低廉、实用价值大,可广泛应用于广播电视系统,各种通信系统,以及频率合成,自动控制及时钟同步等技术领域。利用数字集成锁相环组成温控变频电路可以克服常见温控系统可靠性低、抗干扰能力差的缺点,为温度的精确测量及需要进行温度检测控制的设备提供了一种可行的电路设计方案。     

基于MATLAB平台的锁相环应用实例教学研究

针对锁相环与频率合成技术课程理论性强、数学推导过程复杂、模型多、学科知识交叉、应用广泛等特点,提出将MATLAB代码仿真、图形化界面和PLL原理相结合,并给出具体应用实例的实验教改方法。实践表明,教学实践取得了良好的效果。     

基于Multisim10.1频率自动跟踪锁相环电路的仿真分析

利用Multisim10.1软件对高频电路频率自动跟踪锁相环进行了仿真分析;通过改变电阻大小调整振荡波形的脉冲宽度,调整积分电路的电容大小能找出最佳锁相范围的数值大小,改变电容大小调整波形是否同步和改变信源的频率找同步范围,从而实现频率自动追踪。仿真结果与实际理论相吻合,虚拟仿真实例的结论证明了将Multisim10.1合理引入到高频电路实验教学后,能将一些抽象、枯燥的电子线路理论教学变得具体和生动,有利于提高电子线路理论课的教学质量。     

锁相环在频率合成技术中的应用研究

本文重点分析了锁相环在频率合成技术中存在的问题,利用前置分频、混频及双模分频器来提高频率合成器的输出频率,运用多环构成频率合成器以减小频率间隔.     

一种纯CMOS低功耗高电源抑制电压基准电路

基于阈值电压的负温度特性以及热电压的正温度特性,给以适当的权重后把它们相加,提出了一个零温度系数的基准电压电路。该器件由工作在亚阈值区的CMOS晶体管组成,不包含电阻和双极晶体管。采用3支路电流基准结构替代共源共栅结构和嵌入式运算放大器,具有芯片面积小和功耗低的优点。仿真结果表明,在标准0.18μmCMOS工艺下,该电路可在0.75 V电源电压下工作,输出电压为563 mV。在-40~125℃范围内,电压温度系数仅为17.5×10^-6/℃。电源电压范围在1.2~1.8 V时线性灵敏度为569.5×10^-6/V,电源抑制比可达到66.5 dB@100 Hz,最高功耗仅为187.4 nW。     

应用于DVB-T的0.1 8μm CMOS可编程分频器设计

可编程分频器是PLL频率综合器中的重要单元,用标准单元方法实现了一种适用于数字电视地面广播(DVB-T)接收机的PLL频率综合器的可编程分频器.结合双模分频器,所设计的分频器可实现926～1387之间的整数分频.除了传统的逻辑综合、版图规划、布局布线等标准单元设计流程,所设计流程中还考虑了前端设计和后端设计之间的信息交互.通过将后端信息返标到前端设计工具,生成了用户定义的线负载模型,该模型比缺省的模型更接近实际情况.该可编程分频器采用ARTISAN TSMC 0.18 um CMOS标准单元库设计并流片,芯片面积为675um×475um,1.8 V电压下的功耗为2mW.测试结果表明芯片工作正确,能够完成精确的分频比.     

CMOS 图像传感器用ADC及其进展

将ADC集成到CMOS 图像传感器可有多种方法,各种方法各有其特点,且对ADC要求不同,而像素级的集成因其诸多优点,正日益引起人们关注.文章对CMOS图像传感器用ADC的研究进展进行了综述.     

20 Gbit/s低功耗0.18 μm CMOS 1∶2分接器

采用TSMC 0.18 μm CMOS 工艺实现了一个20 Gbit/s 1∶2分接器,分接器由主从从、主从D触发器和数据输出缓冲组成.D触发器单元采用动态负载结构,其偏置晶体管采用单时钟输入的共栅结构.动态负载结构的触发器工作速度更快因为它减小了输出点的冲放电时间,而且由于工作时电流处于开关模式,其功耗更低.另外,触发器中采用交叉耦合的正反馈三极管对,加快了整个电路的速度.通过在片晶圆测试,该芯片在输入20 Gbit/s、长度为223-1的伪随机码时工作良好.功耗仅为108 mW,芯片面积为475 μm×578 μm.     

基于锁相环技术进行BD1本振信号的设计

针对目前北斗一代(BD1)用户设备中存在通信成功率不高的问题进行研究,发现本振相位噪声和频率准确度是影响这一现象的关键指标。对此,基于锁相环频率合成技术,结合MAPLB等编程软件,设计并实现了频率合成器模块,产生的本振信号符合北斗一代用户收发设备中混频器对本振信号的指标要求。