宽带CMOS LC压控振荡器设计及相位噪声分析

应用标准0.18μm CMOS工艺设计并实现了宽带交叉耦合LC压控振荡器.采用开关电容阵列拓宽频率范围.设计过程中对相位噪声进行了优化.应用线性时变模型(LTV)推导出相位噪声与MOS晶体管宽长比之间的函数关系,从理论上给出相位噪声性能最优的元件参数取值范围.为简化推导过程,针对电路特点按晶体管工作状态来细分电路工作区域,从而避免了大量积分运算,以尽可能简单的比例形式得到相位噪声与设计变量间的函数关系.测试结果表明,在1.8V电源电压下,核心电路工作电流为8.8mA,压控振荡器的频率范围为1.17 ～1.90GHz,10kHz频偏处相位噪声达到-83dBc/Hz.芯片面积为1.2mm×0.9mm.     

探析压控振荡器研究现状与原理

压控振荡器是频率综合器最为重要的组成部分,振荡器性能的好坏直接决定了频率综合器的性能。本文介绍了压控振荡器研究现状,压控振荡器电路的基本原理。     

应用于低中频Zigbee收发机的5-GHz恒定带宽频率综合器（英文）

设计并实现了一个应用于ZigBee收发机的全集成整数N频率综合器.频率综合器中采用了稳定环路带宽技术,使频率综合器的环路带宽在压控振荡器（VCO）的整个输出频率范围内恒定不变,从而维持了频率综合器的相位噪声最优值与环路稳定性.频率综合器的同相与正交信号（IQ）由VCO输出端的除2分频器产生.该频率综合器采用0.18μm RF CMOS工艺技术制造,芯片面积约1.7mm2.频率综合器采用在晶圆测试的方式进行了测试.在1.8V电源电压下,频率综合器不包括输出缓冲所消耗的总功率为28.8mW.频率综合器在2.405GHz载波1及3MHz频偏处测得相位噪声分别为-110和-122dBc/Hz.频率综合器在2MHz频偏处测得的参考杂散为-48.2dBc.测得的建立时间约为160μs.     

CMOS工艺的低相位噪声LC VCO设计

本文介绍了用0.18μm 6层金属混合信号/射频 CMOS工艺设计的2个 LC谐振压控振荡器及测试结果, 并给出了优化设计的方法和步骤. 第1个振荡器采用混合信号晶体管设计, 振荡频率为2. 64GHz, 相位噪声为-93. 5dBc/Hz@500kHz. 第2个振荡器使用相同的电路结构, 采用射频晶体管设计, 振荡频率为2. 61GHz, 相位噪声为-95.8dBc/Hz＠500kHz. 在2V电源下, 它们的功耗是8mW, 最大输出功率分别为-7dBm和-5.4dBm. 2个振荡器均使用片上元件实现, 电路的集成简单可靠.     

一种用于射频调谐器的低相位噪声低功耗晶体振荡器(英文)

实现了一种基于CMOS工艺的用于DRM与DAB数字广播射频调谐器的具有低相位噪声与低功耗的工作在37.5MHz的差分结构晶体振荡器.在晶体振荡器的核心部分采用了PMOS晶体管来代替传统的NMOS晶体管以降低相位噪声.采用了对称结构的电流镜以提高直流稳定度.采用了由一阶CMOS运算跨导放大器和简单的幅度探测器构成的幅度探测电路以提高输出信号的电流精确度.芯片采用0.18-μmCMOS工艺实现,芯片面积为0.35mm×0.3mm.芯片包含用于驱动50Ω测试的负载接口电路,在1.8V供电电压下,所测得的芯片功耗仅为3.6mW.晶体振荡器的工作输出信号在距离其中心频率37.5MHz频偏1kHz处的相位噪声为-134.7dBc/Hz.     

A 1.2-to-1.4 GHz low-jitter frequency synthesizer for GPS application

A fully integrated frequency synthesizer with low jitter and low power consumption in 0.18 μm CMOS (complementary metal-oxide semiconductor) technology is proposed in this paper.The frequency synthesizer uses a novel single-end gain-boosting charge pump, a differential coupled voltage controlled oscillator (VCO) and a dynamic logic phase/frequency detecor (PFD) to acquire low output jitter.The output frequency range of the frequency synthesizer is up to 1 200 MHz to 1 400 MHz for GPS (global position system) application.The post simulation results show that the phase noise of VCO is only 127.1 dBc/Hz at a 1 MHz offset and the Vp-p jitter of the frequency synthesizer output clock is 13.65 ps.The power consumption of the frequency synthesizer not including the divider is 4.8 mW for 1.8 V supply and it occupies a 0.8 mm×0.7 mm chip area.