一种低功耗的10Gbit/s CMOS1∶4分接器(英文)

采用TSMC0·18μm CMOS工艺实现了一种应用于光纤通信系统SDH STM-64的10Gbit/s1∶4分接器,整个系统采用树型结构,由1个高速1∶2分接器、2个低速1∶2分接器、分频器以及数据和时钟输入输出缓冲组成.为达到优化性能、降低功耗的目标,其中高速分接部分和5GHz1∶2分频器都采用共栅结构、单时钟输入的锁存器;而低速分接部分则由动态CMOS逻辑实现.通过在片晶圆测试,该芯片在输入10Gbit/s、长度为231-1的伪随机码流时工作性能良好,电源电压1·8V,功耗仅为100mW.芯片面积为0·65mm×0·75mm.     

以太无源光网络接收机的建模(英文)

建立了以太无源光网络接受机的行为模型,该模型包括光纤、光电探测器、跨阻放大器、限幅放大器及时钟和数据恢复电路.模型中各部分都是利用电路结构和行为特性来进行建模的,同时也对它们的噪声和抖动进行了建模,如散粒噪声、热噪声、确定性抖动和随机抖动.由于使用了行为模型,仿真速度比普通电路模型更快,同时比解析模型更准确.整个模型用C + +语言描述,在Microsoft Visual C + +6.0 中进行实现,并利用蒙特卡洛方法对系统仿真.最后建立了测试环境对模型进行验证,结果表明仿真结果与实验结果有较好的一致性.     

基于0.18μm CMOS标准单元的可编程分频器设计

设计实现了一种应用于IEEE 802.11a收发信机的PLL频率综合器中的可编程分频器.介绍了逻辑综合、版图规划、布局布线等VLSI设计流程的关键步骤,通过将后端信息返标到前端设计工具,生成自定义线负载模型,优化了深亚微米工艺下的设计流程.可编程分频器采用Artisan TSMC 0.18μm CMOS标准单元库设计并流片.芯片内核面积为1 360.5μm2,可工作在100 ~200MHz的频率范围.测试结果表明芯片能够完成精确的分频比.     

11.6-GHz 0.18-μm CMOS锁相环电路

利用截止频率为49GHz 的0.18-μm CMOS工艺,设计实现了11.6-GHz锁相环电路.该电路由模拟乘法鉴相器、单极点低通滤波器及采用可变负电阻负载的三级环形振荡器构成.在片晶圆测试表明,该芯片在输入速率为11.6 GHz、长度为231-1伪随机序列的情况下,恢复时钟的均方根抖动为2.2 ps.锁相环的跟踪范围为250 MHz.环形振荡器在偏离中心频率为10 MHz处的单边带相位噪声为-107 dBc/Hz.在锁定条件下,锁相环在偏离中心频率为10 MHz处的单边带相位噪声为-99dBc/Hz.芯片面积为0.47 mm×0.72 mm,在1.8-V电源供电下,功耗为164 mW.     

在以学生为中心的语法教学中提高学生的语言意识

虽然作者所谈的是具备二语教学环境下的语法教学法,而中国并没有英语二语教学环境,但文中所提倡的批判性思考在语法教学中的运用很能体现以学生为主体的教学理念,相信对广大英语教师有一定的启发作用。