电流模逻辑电路中高线性度电流参考源的分析与设计(英文)

描述了应用于电流模逻辑电路中的高线性度电压-电流转换电路的设计与实现.该电路采用高增益两级运算放大器构成负反馈,偏置电路利用工作在弱反型区的MOS管电压电流呈指数律关系构成PTAT(proportional to absolute temperature)基准电流源.详细分析了电阻的类型以及运算放大器的参数对线性度的影响.通过优化运算放大器的参数并采用电压系数较小的多晶硅电阻作为线性器件获得了较高的线性度.本电路已采用CSMC0.6μm CMOS工艺实现,测试结果表明:输出的总谐波失真为0.000 2%.输入动态范围为0～2.6V,输出电流为50～426 μA.PTAT基准电流源对电源变化的灵敏度为0.021 7.芯片采用5 V供电,功耗约为1.3 mW,芯片面积为0.112 mm2.     

采用RF CMOS T型衰减器的TH-UWB通信调制器(英文)

对T 型衰减器的插入损耗和衰减性能进行了理论分析, 在此基础上设计了一个用于跳时超宽带(TH-UWB)通信的载波频率为4 GHz 的通断键控(OOK)调制器. 该调制器的核心是一个T 型RF CMOS 衰减器, 其电路拓扑结构包括3个主要部分: 振荡频率为4 GHz 的振荡器、由射频CMOS 晶体管构成的T 型衰减器和带有L 型结构的输出阻抗匹配网络. 该调制器由一个脉位调制(PPM)信号控制, 使已调信号的包络随控制信号的幅度而变化, 以实现调制功能. 除此之外, 输出匹配网络将调制器的输出阻抗匹配到50Ω负载. 调制器采用0.18 μm 射频CMOS 工艺进行设计并仿真, 其芯片经过测试, 在1.8 V 电源和50Ω负载下有65 mV 的输出幅度, 输出端回波损耗(S11)小于-10 dB, 功耗为12.3 mW, 芯片尺寸为0.7 mm×0.8 mm.     

基于FPGA的10 Gbit/s伪随机序列测试装置

介绍了一种基于FPGA的可编程SONET OC-192 10 Gbit/s伪随机序列发生器和比特间插入奇偶校验码BIP-8的误码测试仪.该误码测试仪为并行反馈结构,可生成PRBS序列长度为27-1,210-1,215-1,223-1和231-1,通过SFI-4接口,采用10 Gbit/s收发一体光模块,其工作速率可达10 Gbit/s.在OC-192帧同步调整电路中,采用STM-64/OC192二分查找法的帧同步法,显著提高了帧同步速度并减少了帧同步逻辑的复杂度.该系统可作为一种低成本的测试仪评估OC-192-设备与器件,以取代昂贵的商用PRBS测试仪.     

热驱动式RF MEMS开关设计

设计了一种工作在0～8 GHz频段的热驱动式RF MEMS开关.开关利用热驱动方式实现横向金属直接接触,因此具有较好的射频性能.开关的结构层由厚的电镀镍和氮化硅组成,由于氮化硅的绝缘作用,实现了射频信号与驱动信号的隔离,有助于进一步提高射频性能.分析了在较小变形量的情况下,突起角度与顶点位移量的关系.电镀的金壁作为接触金属降低了接触电阻.开关通过Metal-MUMPs工艺进行成功流片,测试结果显示,开关在8 GHz有小于0.9 dB的插入损耗和大于30 dB的隔离度.     

RS(255,239)解码器并行钱氏搜索电路的面积优化

提出了一个全局优化算法(GOA)对RS(255,239)解码器中的并行钱氏搜索电路进行面积优化.通过查找钱氏搜索电路中GF (Galois field)常数乘法器的公共模2加运算并进行预运算,GOA能够有效地减少电路中异或门的数量,从而减少电路面积.与原有局部优化方法不同,GOA是一个全局优化算法.当每次迭代中同时有多个最大匹配对时,GOA通过选取与其他匹配对关系最小的一对作为最优匹配而不是随机地选择一对,使得当前结果对最终的优化结果影响最小.进一步将基于组的GOA用于GF乘法器组的优化,结果显示相对于直接实现方法,可使并行钱氏搜索电路的面积减少51%,而对GF乘法器的单独优化也能使电路面积减少26%.该优化方法可广泛地用于含有大量模2加运算的并行结构中.     

一种0.6μm CMOS带隙参考电压源

利用CMOS晶体管迁移率和阈值电压温度效应相互补偿的原理 ,采用CSMC HJ 0 6 μmCMOS技术设计了一种稳定的带隙参考电压源 ,该带隙参考电压源可以在 0～ 85℃、电源电压 4 5～5 5V的范围内正常工作 ,输出参考电压为 1 12 2～ 1 176V ,输出参考电压浮动比例小于± 3 70 % .包括键合用的焊盘在内 ,芯片的总面积仅为 0 4mm× 0 4mm ,当电源电压在 4 5～ 5 5V范围内变化时 ,电路总的功率消耗在 2 8 3～ 4 8 8mW之间浮动 .     

CMOS工艺的低相位噪声LC VCO设计

本文介绍了用0.18μm 6层金属混合信号/射频 CMOS工艺设计的2个 LC谐振压控振荡器及测试结果, 并给出了优化设计的方法和步骤. 第1个振荡器采用混合信号晶体管设计, 振荡频率为2. 64GHz, 相位噪声为-93. 5dBc/Hz@500kHz. 第2个振荡器使用相同的电路结构, 采用射频晶体管设计, 振荡频率为2. 61GHz, 相位噪声为-95.8dBc/Hz＠500kHz. 在2V电源下, 它们的功耗是8mW, 最大输出功率分别为-7dBm和-5.4dBm. 2个振荡器均使用片上元件实现, 电路的集成简单可靠.     

2.488 Gbit/s 0.35μm CMOS 时钟和数据恢复电路

描述了用于SDH光纤通信STM-16速率级的2.488Gbit/s时钟和数据恢复电路.该电路采用基于注入式锁相环和D触发器的电路结构,在标准的0.35μmCMOS工艺上实现流片.经过测试,当输入长度为231-1的伪随机序列,数据速率为2.488Gbit/s时,在误码率为10-12的条件下,电路的灵敏度小于20mV.恢复得到的时钟具有2.8ps的均方根相位抖动,在100kHz频偏处的相位噪声为-110dBc/Hz,并具有大于40MHz的捕获范围.5V电源供电时,电路消耗680mW功率.芯片面积为1.49mm×1mm.     

用于神经信号再生的神经功能电压驱动电路

采用华润上华0.6μm CMOS工艺,设计实现了一种用于神经信号再生微电子系统的低功耗、高增益功能电激励电压驱动电路.它可以用于驱动激励电极和与之相连的神经来再生神经信号.电路由2部分组成:全差分折叠式共源共栅放大器及带过载保护的互补型甲乙类输出级.电路采用了满摆幅的输入输出结构,保证了大输入电压范围和大输出电压范围.仿真结果表明,电路增益可以达到81dB,具有295kHz的3dB带宽.芯片面积为1.06mm×0.52mm.经流片实现后在片测试,在单电源 5V下工作,直流功耗约为7.5mW,输出电压幅度达到4.8V;同时在单电源 3.3V下也可正常工作.     

一种用于射频调谐器的低相位噪声低功耗晶体振荡器(英文)

实现了一种基于CMOS工艺的用于DRM与DAB数字广播射频调谐器的具有低相位噪声与低功耗的工作在37.5MHz的差分结构晶体振荡器.在晶体振荡器的核心部分采用了PMOS晶体管来代替传统的NMOS晶体管以降低相位噪声.采用了对称结构的电流镜以提高直流稳定度.采用了由一阶CMOS运算跨导放大器和简单的幅度探测器构成的幅度探测电路以提高输出信号的电流精确度.芯片采用0.18-μmCMOS工艺实现,芯片面积为0.35mm×0.3mm.芯片包含用于驱动50Ω测试的负载接口电路,在1.8V供电电压下,所测得的芯片功耗仅为3.6mW.晶体振荡器的工作输出信号在距离其中心频率37.5MHz频偏1kHz处的相位噪声为-134.7dBc/Hz.