基于FPGA器件的FIR滤波器的设计

通过对FIR滤波器结构的介绍,提出了基于FPGA器件的FIR滤波器的设计方案和算法结构,并在Quartus Ⅱ 4.0的环境中加以实现.     

基于FPGA的电子密码锁设计

基于FPGA设计的电子密码锁,运用EDA技术自顶向下的方法,采用硬件描述语言VHDL实现了密码锁的解锁、密码修改、报警提示及液晶显示功能。硬件测试结果表明,密码锁功能丰富、操作简单、安全性高、易于维护和升级。     

基于PowerPC处理器硬核的1553B总线远置终端的实现

MIL-STD-1553B总线是目前在航空、航天、军事等领域的电子联网系统中广泛应用的一种标准总线。本课题采用新型的嵌入PowerPC405处理器硬核的FPGA片上可编程系统（SOPC）和美国DDC公司1553B协议芯片65170构建1553B总线的远置终端（RT）系统。文中介绍了PowerPC405处理器硬核和Virtex-II Pro系列FPGA芯片的基本特点,系统的软硬件实现方法和设计验证结果。     

基于N/8点FFT核的MDCT/IMDCT快速实现方案

数字音频编解码系统采用MDCT/IMDCT实现时间－频率域的互换,以消除音频分帧引起的时间域混叠效应。本文提出一种新的MDCT/IMDCT快速实现方案,基于N/8点FFT变换核,采用奇偶双路并行和蝶型单元技术,与现有快速算法相比,运算速度和吞吐能力均提高一倍,并且该方案既可以实现MDCT正变换,也可以实现相应的反变换。为了验证方案的正确性,在Altera FPGA开发板上完成了N=256点MDCT的实验,结果表明,该实现方案在运算速度和数据吞吐率等方面取得很大的改进。     

FPGA实现的一种SHA-1优化杂凑算法(英文)

为了满足实际应用中对算法速度以及能耗的需要,提出了一种优化的SHA-1算法.该算法将环展开与预处理2种方法相结合,通过在迭代过程中引入中间变量,并且对中间变量进行预先计算,使原本单线程的运算能够多线程地并行运行.这种并行性缩短了散列函数操作的关键路径,将循环周期从原来的80缩减到了41,运算速率得到了提高,运算时所需的芯片面积也得以减少,从而降低了能耗.该算法在FPGA中硬件实现时的吞吐率高达1.2 Gbit/s,时钟频率最高为91 MHz,在吞吐率与时钟频率方面取得了较好的平衡.仿真结果表明,与其他SHA-1的改进算法相比,该优化算法在没有影响经典算法安全性的基础上,获得了较高的吞吐率和较快的速率.     

快速浮点运算在FPGA中的实现

浮点计算是计算机计算中的一种重要计算方式,计算过程比较复杂,一般的软件在计算时有一定的速度缺陷。在IEEE754标准下通过FPGA器件对单精度浮点数的四则运算进行运算模块设计,利用FPGA的流水线工作特点,提高浮点计算速度,缩短产品开发周期,在浮点运算的规则下实现了FPGA器件上的单精度浮点数运算。     

基于FPGA的吉他调音器系统设计

本文以Xilinx公司的C6SLX9-TQG144为主控芯片,构建基于FPGA的吉他调音器系统,主要包括声音采集模块、核心控制模块、语音模块、外围辅助电路模块四个部分。本系统设计周期短,灵活性强,可靠性佳,可得到广泛应用。     

基于NiosII处理器的便携式波形信号测量系统

设计一个基于NiosII嵌入式处理器的便携式波形信号测量系统,该系统能够实现多种波形的幅度、频率测量及波形识别,且能将波形的形状及状态参数通过LCD液晶屏实时显示．测试结果显示,该波形测量系统测量结果准确,且电路精简、体积小、可便携移动、成本较低,可在常规实验室中用于测量和显示波形．     

极大望远镜基于FPGA的大批量位移促动器实时高精度控制的研究

运用现场可编程门阵列(FPGA)并发执行的特点,提出一种并行实时控制方法,其核心在于构建产生位移促动器控制信号的模块.重点介绍了如何使用底层硬件语言构建控制模块,并对它进行功能仿真.对控制系统硬件平台和软件平台的实现也做了一定介绍.     

基于定点DSP车载测速雷达系统设计

本文档简要描述了某测速雷达基于定点DSP的系统设计,主要侧重于设计思想、系统硬件框架和系统软件模块开发设计。