二维网格型粗粒度可重构系统乘法器和全加器设计与验证

二维网格型粗粒度可重构计算系统具有较高的加速比和较低的功耗,已成为国内外的研究热点,对其计算模块进行设计和验证是二维网格型粗粒度可重构计算系统实用化的关键.本文针对粗粒度可重构计算系统的全加器、乘法器采用Verilog HDL设计语言进行综合设计验证,对二位、四位、八位、十六位、三十二位的乘法器和全加器的动态功耗、结温、硬件资源的使用等进行了分析比较.设计了乘法器原理图和测试代码,实验结果表明:相比较二位全加器,三十二位全加器动态功耗、结温、查找表、I/O分别增大了20.519 w、38.9℃、28个、90个;相比较二位乘法器,三十二位乘法器动态功耗、结温、查找表、I/O个数分别增大了0.603 w、1.1℃、28个、114个.随着位数的增加,全加器动态功耗、结温、查找表、I/O个数的使用消耗较高,但是乘法器动态功耗、结温消耗较低,查找表、I/O个数的使用消耗较高.

Design and Verification of the Multiplier and the Full Adder of Two-dimensional Grid Coarse Grained Reconfigurable System