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| 用VHDL语言实现定点原码一位乘法器的实验 | |
| 引用本文： | 李莉,沈春璞,耿肇英.用VHDL语言实现定点原码一位乘法器的实验[J].中国高教论丛,2002,24(2):79-83. |
| 作者姓名： | 李莉 沈春璞 耿肇英 |
| 摘 要： | 介绍了硬件描述语言VHDL的结构及设计方法，用VHDL语言设计了定点原码一位乘法器并通过CPLD器件实现了定点原码一位乘法器的实验过程． |
| 关 键 词： | VHDL 定点原码 一位乘法器 定点运算器 CPLD器件 PLD 数字电路系统 |
| 本文献已被 维普 等数据库收录！ | |
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