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| 基于DPLL同步的高频降压型DC-DC转换器设计 | |
| 作者单位： | ;1.山东铝业职业学院电气工程系 |
| 摘 要： | 数字电路在技术性能、集成化和设计周期各方面都超过模拟电路。该文提出了一个采用数字锁相环(DPLL)实现同步的高频滞回控制降压型DC-DC转换器的设计。数字锁相环锁定到参考时钟频率,使用数字控制延迟线(DCDL)补偿占空比变化对转换器开关频率的影响,消除了开关频率对转换器输出电压的依赖性,有效解决了转换器的稳定性与快速阶跃响应的矛盾,转换效率、纹波等性能优越。 |
| 关 键 词： | DC-DC转换器 数字锁相环 数字控制延迟线 |
Design of a high-frequency buck converter based on DPLL synchronization |
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