三维集成电路绑定中测试成本缩减的优化堆叠顺序(英文) |
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引用本文: | 倪天明,梁华国,聂牧,卞景昌,黄正峰,徐秀敏,方祥圣.三维集成电路绑定中测试成本缩减的优化堆叠顺序(英文)[J].东南大学学报,2018(2). |
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作者姓名: | 倪天明 梁华国 聂牧 卞景昌 黄正峰 徐秀敏 方祥圣 |
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作者单位: | 合肥工业大学电子科学与应用物理学院;合肥学院电子信息与电气工程系;合肥工业大学计算机与信息学院 |
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摘 要: | 针对三维集成电路顺序堆叠测试成本高的问题,提出了一种用于绑定中测试成本降低的堆叠顺序优化方案.建立了新的测试成本模型,综合考虑了用于自动测试装备的测试时间和制造失效因素.提出了一种测试成本堆叠顺序和测试时间优化算法,通过约束测试带宽、测试功耗等条件,得到最小的测试成本和对应的最优堆叠次序.为了证明优化堆叠顺序对测试成本的影响,以金字塔型和倒金字塔型2种顺序堆叠作为比较基准并进行了比较.基于ITC’02电路,实验结果表明,对于5层的三维集成电路,在不同的约束条件下,优化的堆叠顺序测试成本相比于金字塔顺序堆叠平均可以减少13%,相对于倒金字塔顺序堆叠平均减少62%.此外,随着堆叠数目的增加,优化的堆栈顺序可节省更多的测试成本.
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