| 用Verilog语言设计任意次ASIC分频器 |
| |
| 引用本文： | 唐卫斌.用Verilog语言设计任意次ASIC分频器[J].商洛学院学报,2013,27(2):15-18,52. |
| |
| 作者姓名： | 唐卫斌 |
| |
| 作者单位： | 商洛学院物理与电子信息工程系,陕西商洛,726000 |
| |
| 摘 要： | 介绍Verilog在数字电路设计中特别是分频器中的应用以及它相对的优越性。基于现在常用的计数器设计思想,具体给出了任意偶数次分频和任意奇数次分频的可重复使用的Verilog代码,通过了EDA软件ModelSim的仿真验证,得到了ASIC的RTL结构图。两段代码给其他数字逻辑电路设计人员提供了现成的设计模版,可以大大减少设计时间。
|
| 关 键 词： | Verilog语言 ModelSim软件 偶数次分频 奇数次分频 |
A Frequency Division ASIC Design by Verilog HDL |
| |
| TANG Wei-bin.A Frequency Division ASIC Design by Verilog HDL[J].Journal of Shangluo University,2013,27(2):15-18,52. |
| |
| Authors: | TANG Wei-bin |
| |
| Institution: | TANG Wei-bin(Department.of Physics & Electronic Information Engineering,,Shangluo University,Shangluo,Shaanxi 726000) |
| |
| Abstract: | |
| |
| Keywords: | |
| 本文献已被 CNKI 万方数据 等数据库收录！ |
|
