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| 秒表计时器的VERILOG实现 | |
| 作者姓名： | 熊洋 |
| 作者单位： | 重庆邮电大学,重庆,400065 |
| 摘 要： | 首先介绍VERILOG语言，讲述使用VERILOG设计硬件的优点以及VERILOG的设计流程，然后简述秒表计时器的功能及接口，最后使用VERILOG语言设计对秒表模块进行设计并用modelsim进行仿真。 |
| 关 键 词： | VERILOG 秒表计时器 modelsim HDL |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ | |
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