| 32位并行数据的CRC-16编码器的FPGA实现 |
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| 引用本文： | 谭华,韦林,田宜君.32位并行数据的CRC-16编码器的FPGA实现[J].河池学院学报,2008,28(2):74-79. |
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| 作者姓名： | 谭华 韦林 田宜君 |
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| 作者单位： | 1. 桂林电子科技大学,计算机与控制学院,广西,桂林,541004
2. 华南理工大学,数学科学学院,广东,广州,510641 |
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| 摘 要： | 在数据通信中,提高数据在通信中的可靠性,以及快速的数据处理能力一直是人们所追求的,循环冗余校验CRC就是一种广泛采用的差错控制方法,也是一种最常用的信道编码方法。在介绍CRC码原理之后,以经典的LFSR电路为基础,推导出产生32位并行数据的CRC-16编码表达式,用EDA工具设计出CRC-16编码模块,并对其进行综合仿真,验证其可行性。
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| 关 键 词： | 循环冗余校验 差错控制 编码器 并行算法 VHDL |
An Achievement on FPGA of CRC-16 Encoder with 32 Bits Parallel Data |
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| TAN Hua,WEI Lin,TIAN Yi-jun.An Achievement on FPGA of CRC-16 Encoder with 32 Bits Parallel Data[J].Journal of Hechi University,2008,28(2):74-79. |
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| Authors: | TAN Hua WEI Lin TIAN Yi-jun |
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| Abstract: | What people have been pursuing,in data communication,is its data reliability as well as the highly efficient data processing capability.CRC(Cyclic Redundancy Check) is a method commonly used for error control and channel coding.Introducing the theory of CRC and basing on classic LFSR circuit,the paper inferred the CRC-16 encoding formulation with 32 bits parallel data,designed the CRC-16 encoder with EDA,and furthermore implemented a comprehensive stimulation which confirmed the feasibility. |
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| Keywords: | CRC error control encoder parallel algorithm VHDL |
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